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至簡設計法經(jīng)典案例2 例2. 當收到en=1后，dout間隔3個時鐘后，產(chǎn)生寬度為2個時鐘周期的高電平脈沖。 如上面波形圖所示，在第3個時鐘上升沿看到en==1，間隔3個時鐘后，dout變1，再過2個時鐘后，dout變0。 根據(jù)案例1的經(jīng)驗，出現(xiàn)大于1的數(shù)字時，就需要計數(shù)。我們這里有數(shù)字2和3，建議的計數(shù)方式如下。 當然，其他計數(shù)方式最終也能實現(xiàn)功能。但明德?lián)P的總結(jié)是上面方式最好，實現(xiàn)的代碼將是最簡的，其他方式則稍微復雜。 接下來判斷計數(shù)器的加1條件。與案例1不同的是，計數(shù)器加1區(qū)域如下圖陰影部分，但圖中沒有任何信號來指示此區(qū)域。 為此，添加一個名字為“flag_add”的信號，剛好覆蓋了陰影部分，如下圖。 補充該信號后，計數(shù)器的加1條件就變?yōu)?/font>flag_add==1，并且是數(shù)5個。代碼如下： flag_add有2個變化點，變1和變0。變1的條件是收到en==1，變0的條件是計數(shù)器數(shù)完了，因此代碼如下： dout也有2個變化點：變1和變0。變1的條件是“3個間隔之后”，也就是“數(shù)到3個的時候”；變0的條件是數(shù)完了。代碼如下： 至此，我們完成了主體程序的設計，接下來是補充module的其他部分。 將module的名稱定義為my_ex2。并且我們已經(jīng)知道該模塊有4個信號：clk、rst_n、en和dout。為此，代碼如下： 其中clk、rst_n和en是輸入信號，dout是輸出信號，并且4個信號都是1比特的，根據(jù)這些信息，我們補充輸入輸出端口定義。代碼如下： 接下來定義信號類型。 cnt是用always產(chǎn)生的信號，因此類型為reg。cnt計數(shù)的最大值為4，需要用3根線表示，即位寬是3位。add_cnt和end_cnt都是用assign方式設計的，因此類型為wire。并且其值是0或者1，1個線表示即可。因此代碼如下： dout是用always方式設計的，因此類型為reg。并且其值是0或者1，1根線表示即可。因此代碼如下： flag_add是用always方式設計的，因此類型為reg。并且其值是0或者1，1根線表示即可。因此代碼如下： 至此，整個代碼的設計工作已經(jīng)完成。整體代碼如下：
經(jīng)過這個案例，我們做一下總結(jié)：在設計計數(shù)器的時候，如果計數(shù)區(qū)域沒有信號來表示時，可補充一個信號flag_add。 |
