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FPGA至簡設計法案例4 【12401003385】

發布時間：2018-9-18 08:37 發布者：luckyb1

關鍵詞： FPGA , 至簡設計法

至簡設計法經典案例4

案例4. 當收到en=1時，dout間隔1個時鐘后，產生2個時鐘周期的高電平脈沖，并且重復3次。

上面波形圖顯示了描述的功能。第3個時鐘上升沿收到en==1，所以dout間隔1個時鐘后變1并且持續2個時鐘周期，這個動作重復3次，結束。

看到大于1的數字，就知道要計數。下面的計數方式非常普遍：

即用一個計數器，從頭數到尾。這個計數器的設計很簡單，但產生dout信號就不容易了。

明德揚推薦的計數方式如下：

利用2個計數器。cnt0就如案例2一樣，數的是間隔和高電平時鐘；而計數器cnt1數的是重復次數。

如案例2相同，需要添加信號flag_add來指示cnt0的加1區域，波形如下圖。

所以cnt0的加1條件是flag_add==1，計數3個就清零。

仔細觀察cnt1可以看到，每次cnt0數完后，cnt1就會加1。所以cnt1的加1條件是end_cnt0，計數3個就清零。從而我們可以設計出cnt0和cnt1的代碼，輸入Jsq2，即可調出模板。

flag_add有兩個變化點：變1和變0。變1是因為en==1，變0是因為重復次數都完了，也就是end_cnt1。所以flag_add代碼如下。

dout有兩個變化點：變1和變0。在cnt0數到1時（一個間隔）時變1，在cnt0數完時變0，所以dout的代碼如下。

至此，本工程的主體程序已經設計完畢，之后需要讀者補充信號定義、輸入輸出定義了。

將module的名稱定義為my_ex3。并且我們已經知道該模塊有5個信號：clk、rst_n、en和dout。為此，代碼如下：

其中clk、rst_n、en是輸入信號，dout是輸出信號，并且4個信號都是1比特的，根據這些信息，我們補充輸入輸出端口定義。代碼如下：

接下來定義信號類型。

cnt0是用always產生的信號，因此類型為reg。cnt0計數的最大值為2，需要用2根線表示，即位寬是2位。add_cnt0和end_cnt0都是用assign方式設計的，因此類型為wire。并且其值是0或者1，1個線表示即可。因此代碼如下：

cnt1是用always產生的信號，因此類型為reg。cnt1計數的最大值為2，需要用2根線表示，即位寬是2位。add_cnt1和end_cnt1都是用assign方式設計的，因此類型為wire。并且其值是0或者1，1個線表示即可。因此代碼如下：

dout是用always方式設計的，因此類型為reg。并且其值是0或者1，1根線表示即可。因此代碼如下：

flag_add是用always方式設計的，因此類型為reg。并且其值是0或者1，1根線表示即可。因此代碼如下：

至此，整個代碼的設計工作已經完成。整體代碼如下：

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

module my_ex4(

clk ,

rst_n ,

en ,

dout

);

input clk ;

input rst_n ;

input en ;

output dout ;

reg [ 1:0] cnt0 ;

wire add_cnt0 ;

wire end_cnt0 ;

reg [ 1:0] cnt1 ;

wire add_cnt1 ;

wire end_cnt1 ;

always @(posedge clk or negedge rst_n)begin

if(!rst_n)begin

cnt0 <= 0;

end

else if(add_cnt0)begin

if(end_cnt0)

cnt0 <= 0;

else

cnt0 <= cnt0 + 1;

end

assign add_cnt0 = flag_add==1;

assign end_cnt0 = add_cnt0 && cnt0==3-1 ;

always @(posedge clk or negedge rst_n)begin

if(!rst_n)begin

cnt1 <= 0;

end

else if(add_cnt1)begin

if(end_cnt1)

cnt1 <= 0;

else

cnt1 <= cnt1 + 1;

end

assign add_cnt1 = end_cnt0;

assign end_cnt1 = add_cnt1 && cnt1==3-1 ;

reg flag_add ;

always @(posedge clk or negedge rst_n)begin

if(rst_n==1'b0)begin

flag_add <= 0;

end

else if(en==1)begin

flag_add <= 1;

end

else if(end_cnt1)begin

flag_add <= 0;

end

reg dout ;

always @(posedge clk or negedge rst_n)begin

if(rst_n==1'b0)begin

dout <= 0;

end

else if(add_cnt0 && cnt0==1-1)begin

dout <= 1;

end

else if(end_cnt0)begin

dout <= 0;

end

endmodule

本題中，我們設計了2個計數器，從而使得dout的設計非常簡單。計數器的組合使用，對設計的復雜度有非常大的影響。合理和正確使用，將能設計出賞心悅目的代碼。

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