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明德?lián)P時(shí)序約束視頻簡介 FPGA時(shí)序約束是FPGA設(shè)計(jì)中的一個(gè)重點(diǎn)，也是難點(diǎn)。很多人面對(duì)各種時(shí)序概念、時(shí)序計(jì)算公式、時(shí)序場(chǎng)景是一頭亂麻，望而生畏。現(xiàn)有的教材大部分是介紹概念、時(shí)序分析工具和計(jì)算公式的。我們學(xué)習(xí)教材之后覺得已經(jīng)完全掌握，但是當(dāng)需要真正做項(xiàng)目的時(shí)候，就會(huì)有無從下手的感覺。例如，那些計(jì)算時(shí)序的公式，真的要一五一十地套下去，估計(jì)自己心里也沒底吧。 明德?lián)P最看重的是實(shí)踐，一切不能用于實(shí)踐的理論都是扯淡。為此，明德?lián)P拋開一切復(fù)雜的理論，就從工程實(shí)踐的角度來講解時(shí)序約束。 我們的做法：先把時(shí)序約束分成幾個(gè)類別，其中每個(gè)類別又分成幾個(gè)場(chǎng)景，將每個(gè)場(chǎng)景下所對(duì)應(yīng)的時(shí)序約束方法一一列出后，提供每個(gè)時(shí)序約束參數(shù)的獲取方法，最后填好數(shù)值，完畢。 我們的目標(biāo)：第一，按我們提供的步驟一個(gè)一個(gè)進(jìn)行約束；第二，根據(jù)自己的使用情況，找到對(duì)應(yīng)的場(chǎng)景后，挑出其所對(duì)應(yīng)的時(shí)序約束；第三，根據(jù)提示的方法，得到參數(shù)，計(jì)算出最終結(jié)果。 我們的優(yōu)勢(shì)：一個(gè)傻瓜式、但實(shí)用的時(shí)序約束“操作手冊(cè)”。 本系列視頻，簡單介紹了我們的“操作手冊(cè)”，保證讓你有意外的收獲！ 另外，F(xiàn)PGA是實(shí)踐課程，聽一千遍，不如自己動(dòng)手實(shí)踐，練習(xí)才是最重要的內(nèi)容。歡迎關(guān)注我們獲取更多資料。 01 時(shí)序約束步驟 本視頻講述時(shí)序約束步驟：約束有很多，并且總是有先后的，先約束哪些，再約束哪些，都有講究。按工程需要，定義好步驟，這樣就能一步一步約束，逐個(gè)思考，最終完成。 02 生成時(shí)鐘約束 時(shí)鐘約束是工程一開始就進(jìn)行的約束。時(shí)鐘約束又可以分成三大類：輸入時(shí)鐘、PLL等衍生時(shí)鐘和自己分步時(shí)鐘。每一種都有自己的約束方法，詳情請(qǐng)看視頻介紹。 03 input delay約束 輸入延時(shí)約束是約束的重點(diǎn)。明德?lián)P把輸入約束分成三大類：系統(tǒng)同步、源同步和無時(shí)鐘數(shù)據(jù)，其中源同步分成SDR和DDR兩場(chǎng)景，而DDR又可再細(xì)分成邊沿對(duì)齊和中心對(duì)齊。以上每種情況，其約束語句、獲取參數(shù)的方法都是不一樣的。想知道具體情況，歡迎觀看本節(jié)視頻。 04 output delay約束 輸出延時(shí)約束和輸入延時(shí)一樣，也是約束的重點(diǎn)。按照同樣的思路，明德?lián)P把輸出約束分成兩大類：系統(tǒng)同步和源同步，其中源同步分成SDR和DDR兩場(chǎng)景，而DDR又可再細(xì)分成邊沿對(duì)齊和中心對(duì)齊。以上每種情況，其約束語句、獲取參數(shù)的方法都是不一樣的。想知道具體情況，歡迎觀看本節(jié)視頻。 05 時(shí)序例外約束 本節(jié)視頻講述多周期路徑、異步時(shí)鐘以及組合邏輯的約束，這些都是時(shí)序例外的情況。對(duì)于這些情況，處理時(shí)要特別小心，否則有可能導(dǎo)致遺漏錯(cuò)誤信息的后果。 06 時(shí)序約束總結(jié) 本視頻再次對(duì)明德?lián)P的時(shí)序約束方法進(jìn)行總結(jié)。總之，只要我們按步驟去做，就能很準(zhǔn)確快速地完成約束。需要強(qiáng)調(diào)的是，以上視頻都是理論部分，雖然原理簡單，但最終掌握程度還是要靠實(shí)踐。我們有配套的練習(xí)，能幫助大家真正地掌握上述方法。 |
