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verilog快速掌握新版 簡介 VerilogHDL作為一種硬件描述語言是我們在學(xué)習(xí)FPGA時所必須掌握的工具之一。雖然Verilog HDL的最大優(yōu)點(diǎn)是易學(xué)易用，但是由于其語法較為自由，因此初學(xué)者在使用的過程中容易犯一些錯誤。 明德?lián)P至簡設(shè)計法由擁有多年FPGA代碼編寫經(jīng)驗(yàn)的潘文明老師首創(chuàng)，不僅能讓初學(xué)者在短時間內(nèi)掌握Verilog語言，而且編寫出的代碼簡潔無冗余、準(zhǔn)確度高。我們將通過一系列案例，讓您得到關(guān)于Verilog的高效點(diǎn)撥。 01 D觸發(fā)器及代碼 本視頻講述了編寫FPGA程序最重要的基礎(chǔ)——D觸發(fā)器。很多同學(xué)覺得要把數(shù)字電路基礎(chǔ)學(xué)完，才能學(xué)習(xí)FPGA。實(shí)際上，很多知識是不需要用到的，我們只要清楚D觸發(fā)器就足夠了。大家通過學(xué)習(xí)本視頻之后便可以開始著手寫代碼，無需再浪費(fèi)大量的時間去學(xué)習(xí)理論知識，實(shí)踐才能出真知！ 02 FPGA設(shè)計思維 什么是FPGA設(shè)計思維呢？本視頻可以告訴你，教您區(qū)別、理解硬件思維和軟件思維的不同，讓你全方位掌握FPGA的設(shè)計思路。 03 我們的第一個設(shè)計 當(dāng)你看到一個項(xiàng)目要求之后，如何設(shè)計呢？也許你自己感覺已經(jīng)懂了，于是在模模糊糊的情況下就開始寫代碼，沒有清晰步驟，最后需要反復(fù)打補(bǔ)丁才完成？ 本視頻通過一個簡單的例子告訴你如何正確地設(shè)計，手把手教你設(shè)計的思路、過程。 04 我們的第一個設(shè)計思路 明德?lián)P根據(jù)多年項(xiàng)目和培訓(xùn)經(jīng)驗(yàn)，總結(jié)和制定了一套科學(xué)嚴(yán)謹(jǐn)?shù)挠嫈?shù)器規(guī)則。只要按照我們的“計數(shù)器架構(gòu)八步法”，一步步考慮你的設(shè)計，就完全不存在無思路、無從下手的問題。本視頻主要通過一個案例來闡述明德?lián)P“計數(shù)器架構(gòu)八步法”如何實(shí)現(xiàn)代碼的全過程，即便您是Verilog初學(xué)者，也能快速掌握。 05 第一個設(shè)計語法總結(jié) 如今市面上有不少關(guān)于Verilog語法的書籍，但實(shí)際上我們常用的語法并不多，如果花費(fèi)大量的時間和精力去鉆研全部的語法，那么這顯然是不明智的做法。本課程所介紹的語法，可以覆蓋絕大部分的應(yīng)用，而且完全不影響設(shè)計效率。我們視頻通過總結(jié)一些基本的語法應(yīng)用，讓您掌握至簡設(shè)計法的精髓，幫助您在以后的學(xué)習(xí)中打下堅(jiān)實(shí)的基礎(chǔ)。 06 我們的第二個設(shè)計——串口 本視頻介紹的是串口的發(fā)送模塊的練習(xí)要求，讓您在實(shí)踐中掌握至簡設(shè)計法的精髓。 |
