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1 引言 雷達回波信號工作在很寬的頻帶上，在對回波信號進行采樣時，根據奈奎斯特采樣定理，采樣頻率必須大于等于被采樣信號最高頻率的兩倍，才能使采樣后的信號不失真。這就使得采樣電路丁作在很高的頻率上，對電路的精度和靠高性提出了很高的要求。本文介紹了的一種高頻高可靠的信號采集和數據形成系統，采樣電路的最高頻率可以達到。 由于FPGA芯片具有體積小，功耗低，開發周期短，配置靈活等優點，本系統以FPGA芯片為核心構筑信號采集和數據形成電路。 2 設計方案 信號采集與數據形成模塊中，采用兩片ADC08D1500同時完成對HH及HV兩個雷達回波通道的正交基帶視頻信號的采樣。使用V5系列FPGA-Vertex5實現對ADC輸出數據的接收，并對接收數據緩存，由FPGA完成數據接口和數據格式化的工作，系統框圖如圖1所示。 
圖1數據采集器的整體設計框圖 兩片ADC08D1500對雷達回波的兩個正交通道的基帶視頻信號進行采樣后，采樣數據采用LVDS電平標準輸出，每片ADC輸出位寬為32bit數字信號，采用并行輸出，并由同一片Vertex5 FPGA接收。 FPGA還要實現接口轉換和控制功能，其設置的外部輔助數據接口，接收來自主控的外部輔助數據，外部輔助數據包含了主控計算機對信號采集與數據形成模塊的控制命令。FPGA還設置了兩路32bit位寬的數據記錄接口，將來自兩片ADC的采樣數據與輔助數據一起打包成幀后，通過兩路數據記錄接口或RockeIO接口輸出給數據記錄器。 兩個正交通道的ADC對通道間的工作時序同步有著很高的要求，本方案設計中采用高速時鐘驅動器NB7L14M對采樣時鐘進行驅動，確保到達兩路ADC的采樣時鐘信號的相位一致性。本設計具有自檢功能，可以通過遙測信號將自檢結果傳給主控。此系統以最高頻率1.5G進行設計。 3 AD外圍電路設計 信號采集與數據形成模塊的模數轉換芯片采用ADC08D1500完成，該芯片是National Semiconductor公司推出的一款雙路低功耗CMOS模擬／數字轉換器，取樣頻率為1．7GSPS．分辨率為8Bit，可選擇SDR或者DDR輸出時鐘，采用雙邊采樣(DES)模式，能以3GSPS的速度利用一條模擬輸入通道進行采樣，本系統利用兩條輸入通道以1．5GSPS的速度進行采樣。 (1)模擬輸入 每片ADC08D1500有兩路模擬輸入，分別為VINI和VINQ，輸入模擬數據必須為差分輸入，前端提供的數據源為單端的，采用差分輸入需要采用變壓器將單端信號轉化為差分信號。本設計中的單端模擬輸入信號采用射頻變壓器TP-101，將單端信號轉換為差分信號后接入ADC的模擬信號輸人端。 (2)時鐘輸入 ADCOSDl500芯片有一個LVDS的差分時鐘輸入端CLK+和CLK-。為交流耦合差分輸入。輸入的時鐘信號通過一個4．7nF的電容耦合到ADC的時鐘輸入端。根據設計要求，兩片ADC的采樣時鐘需受嚴格同步，以達到其幅相一致性的要求。驅動器設計中采用了一片on semiconductor公司的1：4高速時鐘分配芯片NB7L14M完成。該芯片的輸入信號電平為LVPECL、CML、LVDS、LVTTL和LVCMOS，輸出信號為標準的CML電平，交流耦合到ADC的時鐘輸入端。CML電平的輸出結構如下圖所示。CML接口典型的輸出電路是一個差分對形式，差分對的發射極到地的恒流源典型值為16mA。假定CML的輸出負載為一個50上拉電阻，則單端CML輸出信號的擺幅為Vcc口Vcc-0．4V。在這種情況下，差分輸出信號擺幅為800mv。CML到LVDS的交流耦合電路圖如下圖。
圖2 CML輸出機構
圖3 CML到LVDS在交流耦合電路圖 (3)復位信號 根據設計要求，兩片ADC的復位信號同樣需要滿足時序的同步要求。復位信號由FPGA產生以后，FPGA輸出的復位信號分別送入兩片AD芯片的DCLK_RST端，對兩片ADC進行同步復位。 (4)控制信號 該AD轉換器的控制接口有兩種，一種是通過電平控制，另一種可以通過SPI口的復雜控制，通過復雜控制可以在擴展模式下使用該款AD的所有功能。 4 AD與FPGA的數據接口電路 單片ADC的輸出位寬為32Bit，32位并行輸m數據采用一片Vertix5 FPGA接收，并進行串并轉換，對高速采樣數據進行降速、緩存。 Vertex-5是Xilinx推出的Vertex系列的第五代產品，它有24個RocketlO收發器，工作在100Mbps到3．2Gbps之間，內建PCI Express模塊和三重模式以太網媒體訪問控制器(MAC)模塊，支持LVDS，LVPECL等多種信號接口。 每片ADC輸出信號包括32Bit采樣輸出數據、一路數據同步時鐘(DCLK)，一路采樣溢出信號(OR)，和一路自檢驗進行中的指示信號(CalRun)，以上各信號除了CalRun輸出電平均為LVDS。
圖4 LVDS工作原理 LVDS(Low Voltage Differential)是一種小振幅差分信號標準。LVDS的典型工作原理如圖一所示，最基本的LVDS器件就是LVDS驅動器和接收器。LVDS的驅動器由驅動差分線的電流源組成，電流通常為3．5mA。LVDS接受其具有很高的輸人電阻，因此驅動器輸出的大部分電流都流過100的匹配電阻，并在接受器的輸入端產生大約350mV的電壓，當驅動器翻轉時，它改變流經電阻的電流方向，因此產生有效的邏輯1和邏輯0狀態。LVDS具有高速、超低功耗、低噪聲和低成本的優良特性。 LVDS在板級設計中應注意以下幾點：(1)盡量保持差分線的等間距與等長，防止引起信號間的相位差而導致的輻射，兩條差分線之間的距離應盡可能近，使接收器的共模抑制能力增強。(2)保持LVDS信號線的PCB電線返回路徑的連續。不要跨越分割，否則跨越分割部分的傳輸線會因為缺少參考平面或參考平面的不連續而導致阻抗的不連續。(3)盡量避免過多的打孔，在滿足流過電流的前提下，孔徑越小，所產生的容性感性越小。(4)避免使用導致阻抗不連續的90度拐角走線，應采用圓弧或135度折線來代替。(5)使用終端電阻實現對差分線的最大匹配，匹配電阻起到吸收負載反射信號的作用，差分阻抗一般控制在85～115之間。 5 FPGA的RocketlO收發器接口的設計 Vertex5的RocketIO收發器采用第四代千兆位級收發器技術，傳輸速度在100Mbps到3．75Gbp之問。在3．75Gbps下每個通道的功率均低于100mW，是業內最低的功耗。采用了先進的TX／RX均衡技術，便于在一些通道上調節收發器，以便實現可靠的操作。內置式的PRBS收發器和檢驗器簡化了特征說明和調試。 本系統使用Vertex5的RocketlO收發器實現了采樣數據的串行輸出。為了保證RocketlO收發器能可靠地工作，硬件電路設計需要遵循一定的要求，需要考慮到以下幾個方面。 (1)參考時鐘設計： RocketlO收發器需要高精度的差分時鐘，本系統采用Xilinx推薦的高頻低抖動的Epson EG-2121CA差分輸出(LVDS)晶陣．可提供53.125-700MHZ的頻率范圍和低的抖動(RMS Period:3ps； Peak to Peak：25ps)．可以滿足設計中RocketlO模塊對參考時鐘性能的要求。 (2)電源設計： RocketlO收發器的電源引腳對噪聲的影響比較敏感．所以需要進行專門的供電，隔離外圍噪聲源的影響。每一個供電引腳有自己的LC濾波網絡。 (3)PCB設計： 在布線時應特別注意，由于傳輸信號的頻率很高，所以差分信號線在長度上要盡量匹配，嚴重的失配會產生嚴重的抖動和不可預知的時序問題。 6 結束語 本文詳細介紹了一種基于高速轉換芯片ADC08D1500和高端的FPGA Vertex-5的采集系統的設汁，此采集系統的速度達到了1.5G，可以應用在現代寬帶通信中。該系統具有體積小，功耗低，使用靈活方便等特點。特別是RocketlO收發器的應用，極大的提高了芯片之間信號傳輸的速度和可靠性，對于提高雷達的整體性能起到了很大的作用。 文章創新點：基于Vertex5和ADC08D1500的信號采樣與數據形成系統，使用Vertex5的RocketlO收發器采用第四代千兆位級收發器技術使用實現了采樣數據的串行輸出。 經濟效益：200萬。 作者：冀娜娜，馬小兵，梁淮寧 來源：《微計算機信息》(嵌入式與SOC)2009年第3-2期 |
