|
|
|
Cadence設(shè)計(jì)系統(tǒng)公司于2012年9月25日發(fā)布了具有一系列新功能的Cadence® OrCAD® 16.6 PCB設(shè)計(jì)解決方案，用戶定制功能增強(qiáng)，模擬性能提高20%， 使用戶得以更快、更有預(yù)見性地創(chuàng)建產(chǎn)品。同時(shí)，新型信號(hào)集成流引入了更高層次的自動(dòng)化水平，使得快速設(shè)計(jì)所需要的預(yù)布線拓?fù)洹⒓s束開發(fā)和發(fā)展的性能導(dǎo)向數(shù)字電路模擬具有了更好的可用性和生產(chǎn)率。
科通集團(tuán)將于11月底在上海、北京、深圳舉辦cadence Allegro 16.6新技術(shù)研討會(huì)，將為大家?guī)碜钚翽CB技術(shù)發(fā)展趨勢(shì)、產(chǎn)品路線圖、技術(shù)講解與演示以及使用心得。
歡迎設(shè)計(jì)工程師踴躍報(bào)名，報(bào)名地址：
http://www.comtech.com.cn/cn/RegistpageCadence20121022_1.asp
各地研討會(huì)結(jié)束后，科通集團(tuán)還將在參會(huì)人員中抽獎(jiǎng)，獎(jiǎng)品為蘋果iPod Touch及大容量移動(dòng)硬盤！
參與對(duì)象：
★ Allegro產(chǎn)品用戶
★ 信號(hào)完整性分析工程師
★ 電源仿真及設(shè)計(jì)工程師
★ EMC仿真及設(shè)計(jì)工程師
★ PCB設(shè)計(jì)工程師和管理者
★ 封裝設(shè)計(jì)工程師和經(jīng)理
會(huì)議主要內(nèi)容：此次會(huì)議除了新技術(shù)宣講以外，更增加了互動(dòng)環(huán)節(jié)。通過現(xiàn)場與Comtech & Cadence應(yīng)用工程師和研發(fā)工程師的互動(dòng)，您將了解Allegro 16.6中的最新技術(shù)，包括：
★ PCB設(shè)計(jì)的趨勢(shì)（小型化，設(shè)計(jì)中的IP應(yīng)用，吉比特接口，協(xié)同設(shè)計(jì)）
★ 庫和設(shè)計(jì)數(shù)據(jù)管理問題
★ 信號(hào)完整性，電源分布網(wǎng)絡(luò)及EMC解決方案
★ FPGA－PCB協(xié)同設(shè)計(jì)能力
★ 設(shè)計(jì)規(guī)劃和布線新技術(shù)
★ 深層次解讀PSpice新技術(shù)
會(huì)議地點(diǎn)安排：
上海
時(shí)間： 11月27日周二
地點(diǎn)： 上海展訊豪生酒店 上海市浦東新區(qū)祖沖之路2288弄（近申江路）
北京
時(shí)間： 11月30日周五
地點(diǎn)： 北京麗亭華苑酒店 北京市海淀區(qū)知春路25號(hào)（毗鄰北航南門）
深圳
時(shí)間： 12月4日 周二
地點(diǎn)： 深圳鴻波酒店 深圳南山區(qū)華僑城僑城西街10號(hào)
會(huì)議日程：
TIMEAGENDA
9:00-9:30 30min Check In
9:30-9:50 20min Welcome Keynote Address
9:50-10:20 30min Cadence PCB Structure/Configuration
10:20-10:35 15min Tea Break
10:35-11:00 25min Capture CIS 16.6 What’s New
11:00-12:00 60min Deep comprehension of PSpice in product design flow and What’s new in 16.6
12:00-13:30 90min Lunch
13:30-14:15 30min FPGA–PCB Co-Design Solution---FSP16.6
14:15-15:15 60min Allegro PCB Designer 16.6 What’s new.
15:15-15:30 15min Tea Break
15:30-16:45 60min SI,PDN,EMC Solution
16:45-17:10 15min Lucky Draw
研討會(huì)參會(huì)人員數(shù)量有限，報(bào)名請(qǐng)從速！！
|
|
發(fā)表于 2012-10-27 01:14:45
收藏
頂
踩
