1 引言 在現代高性能DSP芯片設計中,鎖相環(PLL)被廣泛用作片內時鐘發生器,實現相位同步及時鐘倍頻。壓控振蕩器(VCO)作為PLL電路的關鍵模塊,其性能將直接決定PLL的整體工作質量。目前,在CMOS工藝中實現的VCO主要有兩大類:LC壓控振蕩器和環形壓控振蕩器。其中LC壓控振蕩器具有較低的相位噪聲和較低的功耗,但需要采用片上集成電感,因而占用很大的芯片面積,且調諧范圍較小。而CMOS環形振蕩器有著頻率調節范圍大,芯片面積小,制造工藝簡單等優點,且可以通過調整振蕩器的級數,方便的獲得不同相位的一系列時鐘,因此在系統芯片(SOC)中有著更為廣泛的應用。 本文提出了一種采用四級延遲單元的CMOS環形壓控振蕩器,每級采用調節電流源大小,改變電容放電速度的方式,在方便的提供正交輸出時鐘的同時,具有2MHz至90MHz頻率調節范圍以及較低的功耗,可滿足DSP芯片時鐘系統的應用要求。 2 VCO電路設計 在鎖相環系統中VCO的作用是根據不同的控制電壓.輸出相應振蕩頻率的波形,并將其輸入至分頻器,從而反饋到輸入端。因此理想的VCO其特性函數應為: 其中Kvco為常數,表示電路的靈敏度。而實際的VCO調節特性表現出非線性,也就是Kvco不是常數,這種非線性使鎖相環的穩定性退化,因此我們希望在盡可能寬的頻率調節范圍內Kvco的變化最小。 2.1 整體電路結構 壓控環形振蕩電路的整體結構框圖如圖1所示,整個環路由四級延遲單元構成,每級延遲為TD,其中前三級電路接成反相的,最后一級電路正相連接,因此電路不會被鎖定,且每級振蕩電路的輸出時鐘相移為45°。 圖1 壓控環形振蕩器的整體結構框圖 這里,V是電荷泵的輸出電壓經低通環路濾波器去除高頻成分后的直流分量,用來控制每級延遲單元的延遲時間。Venable是來自外部控制電路的使能信號,當Venable為低電平時每級差分輸出的兩端均為“0”,此時整個VCO電路關閉,停止振蕩;當Venable為高電平,電路正常工作時,環路在連續的電壓結點之閘以的延遲振蕩,產生的振蕩周期為8TD。只要在輸入電壓和延遲時間TD之問建立起線形的關系,輸出信號的頻率F∝1/TD,就能夠實現VCO所需的輸入電壓和輸出頻率之間的線性關系。 2.2單元電路設計 圖2 延遲單元電路圖 振蕩器延遲單元的電路結構如圖2所示,電路采用RS觸發結構來產生差分輸出的信號,這在消除靜態功耗的同時,具有較好的抗噪聲性能。圖中的M1管和M4管分別提供對電容C1和C2充電時的電流。M2管和M5管作為電流源提供電容放電時的電流,其電流大小隨控制電壓V而改變,從而實現對電容放電速度的調節。另外,電容C1和C2是用源漏端接地的NMOS管制成的MOS柵氧電容,具有很高的單位面積電容值,以及較好的精度。 下面計算單元電路的延遲時間,以C1為例,當輸入為高電平時,電路通過電流源M2管對電容放電,當電容兩端電壓降至輸入與非門NAND1的翻轉點Vs時,與非門輸出狀態轉換,其狀態從“0”到“1”的轉換時間為: 這里由于C1電容遠大于M1、M2管的漏端電容和與非門NAND1的輸入電容之和,因此可忽略它們的影響,Id2為V受控制的電流源M2管的電流。 當輸人為低電平時,電路通過M1管對電容進行充電。當電容充電至三輸入與非門NAND1的翻轉點Vs時,與非門輸出并不立即改變,因為交叉耦合的另一個與非門NAND2的輸出仍為低電平,需C2電容放電至Vs以下,輸出才會改變。因此與非門NAND1的輸出從“1”到“0”轉換的時問由電容C2的放電時間決定,為: 其中Id5為受V控制的電流源M5管的電流。 為了保證每級單元電路的差分輸出端有相同的延遲,電路中各個對應的晶體管具有相同的寬長比,即C1與C2相等,Id2與Id5相等,因此t1=t2,且因為C1、C2的電容值較大,相對于其充放電的時間,三輸入與非門和反向器的延遲時間可以忽略不計, 因此,單元電路總的延時時間為: 設計時三輸入與非門的翻轉點Vs是一個需考慮的問題。為了避免隨著控制電流的增大,控制管在電容放電過程中進入線性區,導致壓控振蕩器的線性覆蓋頻率范圍減少,Vs的值應盡可能的大。但是如果翻轉點Vs過高,會使電容放電時間變短,當Vs接近Vdd時,三輸入與非門和反向器的延遲時間不再可以忽略,此時振蕩器的頻率調節范圍將大大減少。綜合以上兩方面,另外考慮到噪聲容限、速度、面積等因素,這里設計的三輸入與非門的翻轉點Vs為2.6V。 3 仿真結果與分析 根據以上分析,采用SMIC的0.35斗μmCMOS工藝模型進行仿真,圖4為控制電壓為2V時VCO的X1端的輸出波形圖。另外,由于采用的是四級環形振蕩器結構,可以方便的產生正交時鐘信號,其中X1端的輸出波形與X3端正交,X2端的輸出波形與X4端正交。圖5為當VCO的控制電壓在0.9V~3.5V變化時輸出頻率的變化圖,從圖中可以看到VCO的頻率調節范圍達到2MHz~90MHz.在中心頻率46MHz附近有很好的調節線性度。當控制電壓高于3V以后,頻率變化呈一定的非線性,這是因為隨著控制電壓的增大,在電容放電過程中,控制管會進入線性區,導致控制電壓對電流源變化的影響減小。但由于本文設計的VCO應用于DSP芯片的典型運行頻率為40MHz,因此VCO在中心頻率附近的高線性度可完全滿足DSP時鐘系統的要求。 圖5環形壓控振蕩器的電壓一頻率特性曲線 4 結論 本文設計了一種應用于DSP內嵌鎖相環的低功耗、高線性CM0S壓控環形振蕩器。電路采用四級延遲單元能方便的獲得正交輸出時鐘,每級采用RS觸發結構來產生差分輸出信號,在有效降低靜態功耗的同時.具有較好的抗噪聲能力。在延遲單元的設計時。綜合考慮了電壓控制的頻率范圍以及調節線性度,選擇了合適的翻轉點。 仿真結果表明.電路叮實現2MHz至90MHz的頻率調節范圍,在中心頻率附近具有很高的調節線性度,可完全滿足DSP芯片時鐘系統的要求。 本文作者創新點:本文作者設計的CMOS壓控環形振蕩器電路采用四級延遲單元能方便的獲得正交輸出時鐘.每級采用RS觸發結構來產生差分輸出信號,在有效降低靜態功耗的同時,具有較好的抗噪聲能力。在延遲單元的設計時。綜合考慮了電壓控制的頻率范圍以及調節線性度,選擇了合適的翻轉點。 作者:賀磊 來源:《微計算機信息》(嵌入式與soc)2009年第25卷第5-2期 |