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Altera公司總編輯Ron Wilson 月初在加州蒙特雷舉辦的電子設計工藝研討會(EDPS)上，大會專門安排一天的時間來討論設計3D IC所遇到的挑戰。正如大會名稱所揭示的，研討的重點是芯片設計人員遇到的問題，深入探討了3D IC什么時候有可能成為實際可行的解決方案，對系統設計領域究竟能產生什么影響。 對于系統而言，在一個封裝中含有多個管芯能夠帶來很多優勢。最明顯的是外形布局：您減小了芯片所需要的電路板面積，減少了芯片之間的互聯走線。而這些優勢還僅僅是開始，使用層疊封裝(PoP)技術的智能電話設計人員早已體會到了這些優勢。 發言人強調說，3D的主要優勢源自能夠極大的減小管芯之間互聯阻抗。Cadence Design公司產品市場主任Marc Greenberg評論說，3D IC將要采用的直通圓晶穿孔(TSV)技術能夠實現“與PoP技術實現相比，電容低6倍，而互聯短200倍。”這與PoP相對于分立IC的改進相類似。 這些不同直接轉換為三類優勢：管芯之間能夠使用更寬的鏈接——高達數千個引腳，更短的互聯延時，以及大幅度降低互聯能耗 Greenberg說：“在邏輯存儲器應用中，我們希望與PoP相比功耗能夠降低4倍。而Xilinx公司在通過硅片基底連接FPGA管芯的應用中，宣稱，與電路板上的分立FPGA封裝相比，每瓦帶寬提高了100倍。如此巨大的差異能夠徹底改變系統規劃人員在分區技術上的決定。” 為進一步說明這一概念，Greenberg提到了由歐洲研究組織CEA-LETI、ST-Ericsson和Cadence 聯合開發的Wioming測試裝配(圖1 )。這一堆疊采用了Wide-I/O DRAM總線標準和專用3D芯片網絡互聯體系結構。 
圖1.Wioming測試芯片驗證了使用TSV來同時實現Wide-I/O DRAM和專用系統總線 EDPS發言人提醒說，3D IC除了這些優勢，實際上還有很明顯的問題。Qualcomm公司總監Riko Radojcic報告說：“兩年前我們一直擔心的制造問題現在已經很好的解決了。我們現在面臨的問題包括，可靠性、標準和產量。對于這些問題，系統規劃人員可能要求系統設計團隊在體系結構和實施上做出采用3D IC技術的關鍵決定，并應用到芯片設計的早期階段中。 可靠性問題 發言人提出的很多可靠性問題都來自一個方面：與傳統芯片相比，3D IC的時序、本地管芯溫度、本地機械應變等因素之間的關系更加緊密。例如，電路工作會導致管芯堆疊中出現難以預期的、很強的本地高溫，而且很難散熱。溫度的提高會增加電路延時，降低晶體管閾值電壓，這些都會導致溫度的進一步提高。同時，高溫會導致堆疊中各層材料不均勻的熱擴散，進一步改變了強應變工程晶體管的電特性，堆疊中對精細薄膜出現機械破壞的風險也增大了。 結果，在一定的溫度、機械壓力和使用模式下，在晶片測試中能夠滿足時序要求的管芯可能會出現軟時序故障或者永久性的物理損傷。一名正在使用鍵盤的最終用戶都有可能打壞3D IC。 我們可能對這類問題的理解還不夠深入。封裝專家PPM協會的顧問Phil Marcoux指出，“現在只有鎢TSV產品。銅是人們打算要使用的材料，但是目前太昂貴了。我們必須要進一步提高互聯密度，當我們轉換到銅材料時，新問題出現了。”Marcoux認識到：“銅通孔會膨脹。它們需要很多的退火步驟和平坦化處理。” 為解決這一問題，芯片設計人員呼吁采用一類新工具——Radojcic稱之為尋路工具(圖2 )。這類工具實際上是快速低廉的多物理場解決方案，能夠在進行平面布局之前較早的估算3D設計行為。Radojcic感嘆道：“例如，我需要一款全局協同設計工具，能夠鏈接系統使用模式、軟件和組件數據，這樣，我就可以管理用戶產品的表面溫度。”
圖2.尋路工具能夠把各類數據匯集到一起，在3D IC設計流程的早期階段預測設計行為。 這張圖描述的還不是很全面。Altera IC設計經理Arif Rahman宣稱：“從工具的角度看，我們還沒有達到目的，特別是，對于全3D IC裝配的早期估算和分析。即使在實施階段，我們還是不得不使用現有的2D工具進行2.5D設計。我們無法實現對設計調試或者失敗分析的可視化。” 努力提高產量 3D IC的產量直接影響成本以及提高系統產品的能力，因此，是系統供應商所面臨的關鍵問題。而這也是3D IC的未知領域。傳統的老專家說，您可以采用已知好管芯來裝配3D堆疊，測試管芯間互聯，那么所有問題都會解決。EDPS發言人并不同意這一觀點。 一名發言人直言不諱的說：“我們所知道的是，我們不知道有已知好管芯。”即使是能夠針對溫度和電壓范圍，在所有已知故障模式下來全面測試每一管芯——這是相當不可能的壯舉，但是，把管芯和內插器裝配到3D結構中的不確定性也會打破我們這樣做的信心。在3D器件中，管芯會面臨全新的溫度、電壓、壓力和信號完整性條件，可能會出現完全不同的新故障模式。 Mentor產品市場主任Steve Pateras解釋說：“問題是，什么時候測試什么內容。我們知道，我們需要全面覆蓋圓晶測試：更高的覆蓋等級，更多的故障模式，更好的測試混合信號電路等。但是在圓晶測試中，這需要通過非接觸測試來完成。”一些發言人對怎樣獲取足夠信息這一問題進行了評論，特別是，沒有成熟可靠的方法來直接探測與TSV相關的微焊盤。 全面的圓晶測試也不能解決測試3D裝配的問題。Pateras和Cadence測試經理Bassillios Petrakis描述了測試裝配技術，這一技術通常只能訪問外部封裝引腳。這一工藝涉及到多個階段，包括，管芯間互聯的完整性檢查，然后是3D總線的功能/時序測試，以及對裝配功能模塊的全面測試。這類工藝完全依賴于自測試和重新使用管芯間鏈接來建立并控制測試。 角色轉換 對于系統設計人員，設計、可靠性和產量問題有助于確定3D IC什么時候才能成為可行的選擇，如圖3所示。Mentor技術市場經理Dusan Petranovic認為，還需要三到四年的時間才能有成熟可靠的3D設計工具。而其他人則沒有這么樂觀，舉出了雞生蛋蛋生雞的例子，EDA供應商在3D工藝技術可行之前不會致力于工具開發，沒有可靠的工具流程，代工線也不會實現這一工藝的商用化。
圖3.對3D IC的EDA工具狀態的評估指出了問題所在。 即使在三年時間內3D能夠廣泛應用于20-nm，或者早期的14‑nm工藝代，單管芯的可靠性和產量問題也要比現在嚴重得多。那時，系統設計人員不得不開始應對另一問題：設計責任和設計自由度從系統設計團隊向IC設計團隊的深刻轉變。 需要對3D IC進行相對精確的早期分析表明，在3D時代，當前由系統設計人員完成的很多底層集成決定，將會在芯片設計早期完成。早期估算需要很好的理解功能模塊、互聯結構、軟件，甚至是使用模型，直至近似時序等級。在芯片設計早期階段，在這些方面幾乎沒有什么自由，系統設計人員如果要在應用軟件上突出其產品優勢，則需要具備一定的可配置能力。這種可配置能力可能來自靈活的任務管理、配置互聯，或者FPGA架構等，在3D堆疊中設計實現。 更進一步的問題是，限制了系統設計人員的自由度。在出現明確的管芯間互聯標準之前，3D IC要么完全采用由一家供應商提供的管芯，要么是多家芯片供應商前所未有合作的結果。無論哪種方式，都嚴重限制了系統設計人員將來自各方面的各種模塊整合到一起的能力。 這些趨勢都不是新出現的。從SoC的早期發展階段開始，它們就逐步顯現，那時，選擇功能模塊和總線的權力由電路板級開發人員轉移到IC規劃人員。而前所未有的集成度以及不同物理特性3D IC之間的鏈接，使得系統設計團隊要么成為IC設計工藝全面的合作伙伴，要么只是扮演了一個增值經銷商的角色。我們如何突出系統優勢，供應鏈在這一環境下如何分配利潤等等，都有待于觀察。 |
