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Altera公司總編輯Ron Wilson 月初在加州蒙特雷舉辦的電子設(shè)計(jì)工藝研討會(huì)(EDPS)上，大會(huì)專門(mén)安排一天的時(shí)間來(lái)討論設(shè)計(jì)3D IC所遇到的挑戰(zhàn)。正如大會(huì)名稱所揭示的，研討的重點(diǎn)是芯片設(shè)計(jì)人員遇到的問(wèn)題，深入探討了3D IC什么時(shí)候有可能成為實(shí)際可行的解決方案，對(duì)系統(tǒng)設(shè)計(jì)領(lǐng)域究竟能產(chǎn)生什么影響。 對(duì)于系統(tǒng)而言，在一個(gè)封裝中含有多個(gè)管芯能夠帶來(lái)很多優(yōu)勢(shì)。最明顯的是外形布局：您減小了芯片所需要的電路板面積，減少了芯片之間的互聯(lián)走線。而這些優(yōu)勢(shì)還僅僅是開(kāi)始，使用層疊封裝(PoP)技術(shù)的智能電話設(shè)計(jì)人員早已體會(huì)到了這些優(yōu)勢(shì)。 發(fā)言人強(qiáng)調(diào)說(shuō)，3D的主要優(yōu)勢(shì)源自能夠極大的減小管芯之間互聯(lián)阻抗。Cadence Design公司產(chǎn)品市場(chǎng)主任Marc Greenberg評(píng)論說(shuō)，3D IC將要采用的直通圓晶穿孔(TSV)技術(shù)能夠?qū)崿F(xiàn)“與PoP技術(shù)實(shí)現(xiàn)相比，電容低6倍，而互聯(lián)短200倍。”這與PoP相對(duì)于分立IC的改進(jìn)相類似。 這些不同直接轉(zhuǎn)換為三類優(yōu)勢(shì)：管芯之間能夠使用更寬的鏈接——高達(dá)數(shù)千個(gè)引腳，更短的互聯(lián)延時(shí)，以及大幅度降低互聯(lián)能耗 Greenberg說(shuō)：“在邏輯存儲(chǔ)器應(yīng)用中，我們希望與PoP相比功耗能夠降低4倍。而Xilinx公司在通過(guò)硅片基底連接FPGA管芯的應(yīng)用中，宣稱，與電路板上的分立FPGA封裝相比，每瓦帶寬提高了100倍。如此巨大的差異能夠徹底改變系統(tǒng)規(guī)劃人員在分區(qū)技術(shù)上的決定。” 為進(jìn)一步說(shuō)明這一概念，Greenberg提到了由歐洲研究組織CEA-LETI、ST-Ericsson和Cadence 聯(lián)合開(kāi)發(fā)的Wioming測(cè)試裝配(圖1 )。這一堆疊采用了Wide-I/O DRAM總線標(biāo)準(zhǔn)和專用3D芯片網(wǎng)絡(luò)互聯(lián)體系結(jié)構(gòu)。 
圖1.Wioming測(cè)試芯片驗(yàn)證了使用TSV來(lái)同時(shí)實(shí)現(xiàn)Wide-I/O DRAM和專用系統(tǒng)總線 EDPS發(fā)言人提醒說(shuō)，3D IC除了這些優(yōu)勢(shì)，實(shí)際上還有很明顯的問(wèn)題。Qualcomm公司總監(jiān)Riko Radojcic報(bào)告說(shuō)：“兩年前我們一直擔(dān)心的制造問(wèn)題現(xiàn)在已經(jīng)很好的解決了。我們現(xiàn)在面臨的問(wèn)題包括，可靠性、標(biāo)準(zhǔn)和產(chǎn)量。對(duì)于這些問(wèn)題，系統(tǒng)規(guī)劃人員可能要求系統(tǒng)設(shè)計(jì)團(tuán)隊(duì)在體系結(jié)構(gòu)和實(shí)施上做出采用3D IC技術(shù)的關(guān)鍵決定，并應(yīng)用到芯片設(shè)計(jì)的早期階段中。 可靠性問(wèn)題 發(fā)言人提出的很多可靠性問(wèn)題都來(lái)自一個(gè)方面：與傳統(tǒng)芯片相比，3D IC的時(shí)序、本地管芯溫度、本地機(jī)械應(yīng)變等因素之間的關(guān)系更加緊密。例如，電路工作會(huì)導(dǎo)致管芯堆疊中出現(xiàn)難以預(yù)期的、很強(qiáng)的本地高溫，而且很難散熱。溫度的提高會(huì)增加電路延時(shí)，降低晶體管閾值電壓，這些都會(huì)導(dǎo)致溫度的進(jìn)一步提高。同時(shí)，高溫會(huì)導(dǎo)致堆疊中各層材料不均勻的熱擴(kuò)散，進(jìn)一步改變了強(qiáng)應(yīng)變工程晶體管的電特性，堆疊中對(duì)精細(xì)薄膜出現(xiàn)機(jī)械破壞的風(fēng)險(xiǎn)也增大了。 結(jié)果，在一定的溫度、機(jī)械壓力和使用模式下，在晶片測(cè)試中能夠滿足時(shí)序要求的管芯可能會(huì)出現(xiàn)軟時(shí)序故障或者永久性的物理?yè)p傷。一名正在使用鍵盤(pán)的最終用戶都有可能打壞3D IC。 我們可能對(duì)這類問(wèn)題的理解還不夠深入。封裝專家PPM協(xié)會(huì)的顧問(wèn)Phil Marcoux指出，“現(xiàn)在只有鎢TSV產(chǎn)品。銅是人們打算要使用的材料，但是目前太昂貴了。我們必須要進(jìn)一步提高互聯(lián)密度，當(dāng)我們轉(zhuǎn)換到銅材料時(shí)，新問(wèn)題出現(xiàn)了。”Marcoux認(rèn)識(shí)到：“銅通孔會(huì)膨脹。它們需要很多的退火步驟和平坦化處理。” 為解決這一問(wèn)題，芯片設(shè)計(jì)人員呼吁采用一類新工具——Radojcic稱之為尋路工具(圖2 )。這類工具實(shí)際上是快速低廉的多物理場(chǎng)解決方案，能夠在進(jìn)行平面布局之前較早的估算3D設(shè)計(jì)行為。Radojcic感嘆道：“例如，我需要一款全局協(xié)同設(shè)計(jì)工具，能夠鏈接系統(tǒng)使用模式、軟件和組件數(shù)據(jù)，這樣，我就可以管理用戶產(chǎn)品的表面溫度。”
圖2.尋路工具能夠把各類數(shù)據(jù)匯集到一起，在3D IC設(shè)計(jì)流程的早期階段預(yù)測(cè)設(shè)計(jì)行為。 這張圖描述的還不是很全面。Altera IC設(shè)計(jì)經(jīng)理Arif Rahman宣稱：“從工具的角度看，我們還沒(méi)有達(dá)到目的，特別是，對(duì)于全3D IC裝配的早期估算和分析。即使在實(shí)施階段，我們還是不得不使用現(xiàn)有的2D工具進(jìn)行2.5D設(shè)計(jì)。我們無(wú)法實(shí)現(xiàn)對(duì)設(shè)計(jì)調(diào)試或者失敗分析的可視化。” 努力提高產(chǎn)量 3D IC的產(chǎn)量直接影響成本以及提高系統(tǒng)產(chǎn)品的能力，因此，是系統(tǒng)供應(yīng)商所面臨的關(guān)鍵問(wèn)題。而這也是3D IC的未知領(lǐng)域。傳統(tǒng)的老專家說(shuō)，您可以采用已知好管芯來(lái)裝配3D堆疊，測(cè)試管芯間互聯(lián)，那么所有問(wèn)題都會(huì)解決。EDPS發(fā)言人并不同意這一觀點(diǎn)。 一名發(fā)言人直言不諱的說(shuō)：“我們所知道的是，我們不知道有已知好管芯。”即使是能夠針對(duì)溫度和電壓范圍，在所有已知故障模式下來(lái)全面測(cè)試每一管芯——這是相當(dāng)不可能的壯舉，但是，把管芯和內(nèi)插器裝配到3D結(jié)構(gòu)中的不確定性也會(huì)打破我們這樣做的信心。在3D器件中，管芯會(huì)面臨全新的溫度、電壓、壓力和信號(hào)完整性條件，可能會(huì)出現(xiàn)完全不同的新故障模式。 Mentor產(chǎn)品市場(chǎng)主任Steve Pateras解釋說(shuō)：“問(wèn)題是，什么時(shí)候測(cè)試什么內(nèi)容。我們知道，我們需要全面覆蓋圓晶測(cè)試：更高的覆蓋等級(jí)，更多的故障模式，更好的測(cè)試混合信號(hào)電路等。但是在圓晶測(cè)試中，這需要通過(guò)非接觸測(cè)試來(lái)完成。”一些發(fā)言人對(duì)怎樣獲取足夠信息這一問(wèn)題進(jìn)行了評(píng)論，特別是，沒(méi)有成熟可靠的方法來(lái)直接探測(cè)與TSV相關(guān)的微焊盤(pán)。 全面的圓晶測(cè)試也不能解決測(cè)試3D裝配的問(wèn)題。Pateras和Cadence測(cè)試經(jīng)理Bassillios Petrakis描述了測(cè)試裝配技術(shù)，這一技術(shù)通常只能訪問(wèn)外部封裝引腳。這一工藝涉及到多個(gè)階段，包括，管芯間互聯(lián)的完整性檢查，然后是3D總線的功能/時(shí)序測(cè)試，以及對(duì)裝配功能模塊的全面測(cè)試。這類工藝完全依賴于自測(cè)試和重新使用管芯間鏈接來(lái)建立并控制測(cè)試。 角色轉(zhuǎn)換 對(duì)于系統(tǒng)設(shè)計(jì)人員，設(shè)計(jì)、可靠性和產(chǎn)量問(wèn)題有助于確定3D IC什么時(shí)候才能成為可行的選擇，如圖3所示。Mentor技術(shù)市場(chǎng)經(jīng)理Dusan Petranovic認(rèn)為，還需要三到四年的時(shí)間才能有成熟可靠的3D設(shè)計(jì)工具。而其他人則沒(méi)有這么樂(lè)觀，舉出了雞生蛋蛋生雞的例子，EDA供應(yīng)商在3D工藝技術(shù)可行之前不會(huì)致力于工具開(kāi)發(fā)，沒(méi)有可靠的工具流程，代工線也不會(huì)實(shí)現(xiàn)這一工藝的商用化。
圖3.對(duì)3D IC的EDA工具狀態(tài)的評(píng)估指出了問(wèn)題所在。 即使在三年時(shí)間內(nèi)3D能夠廣泛應(yīng)用于20-nm，或者早期的14‑nm工藝代，單管芯的可靠性和產(chǎn)量問(wèn)題也要比現(xiàn)在嚴(yán)重得多。那時(shí)，系統(tǒng)設(shè)計(jì)人員不得不開(kāi)始應(yīng)對(duì)另一問(wèn)題：設(shè)計(jì)責(zé)任和設(shè)計(jì)自由度從系統(tǒng)設(shè)計(jì)團(tuán)隊(duì)向IC設(shè)計(jì)團(tuán)隊(duì)的深刻轉(zhuǎn)變。 需要對(duì)3D IC進(jìn)行相對(duì)精確的早期分析表明，在3D時(shí)代，當(dāng)前由系統(tǒng)設(shè)計(jì)人員完成的很多底層集成決定，將會(huì)在芯片設(shè)計(jì)早期完成。早期估算需要很好的理解功能模塊、互聯(lián)結(jié)構(gòu)、軟件，甚至是使用模型，直至近似時(shí)序等級(jí)。在芯片設(shè)計(jì)早期階段，在這些方面幾乎沒(méi)有什么自由，系統(tǒng)設(shè)計(jì)人員如果要在應(yīng)用軟件上突出其產(chǎn)品優(yōu)勢(shì)，則需要具備一定的可配置能力。這種可配置能力可能來(lái)自靈活的任務(wù)管理、配置互聯(lián)，或者FPGA架構(gòu)等，在3D堆疊中設(shè)計(jì)實(shí)現(xiàn)。 更進(jìn)一步的問(wèn)題是，限制了系統(tǒng)設(shè)計(jì)人員的自由度。在出現(xiàn)明確的管芯間互聯(lián)標(biāo)準(zhǔn)之前，3D IC要么完全采用由一家供應(yīng)商提供的管芯，要么是多家芯片供應(yīng)商前所未有合作的結(jié)果。無(wú)論哪種方式，都嚴(yán)重限制了系統(tǒng)設(shè)計(jì)人員將來(lái)自各方面的各種模塊整合到一起的能力。 這些趨勢(shì)都不是新出現(xiàn)的。從SoC的早期發(fā)展階段開(kāi)始，它們就逐步顯現(xiàn)，那時(shí)，選擇功能模塊和總線的權(quán)力由電路板級(jí)開(kāi)發(fā)人員轉(zhuǎn)移到IC規(guī)劃人員。而前所未有的集成度以及不同物理特性3D IC之間的鏈接，使得系統(tǒng)設(shè)計(jì)團(tuán)隊(duì)要么成為IC設(shè)計(jì)工藝全面的合作伙伴，要么只是扮演了一個(gè)增值經(jīng)銷(xiāo)商的角色。我們?nèi)绾瓮怀鱿到y(tǒng)優(yōu)勢(shì)，供應(yīng)鏈在這一環(huán)境下如何分配利潤(rùn)等等，都有待于觀察。 |
