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作者：David Stepniak、Craig Beddingfield、Chris Manack 以及 Rajiv Dunne，德州儀器 (TI) 晶圓芯片級封裝 (WCSP) 去掉了許多傳統的封裝步驟，例如：裸片焊接、引線接合以及芯片級倒裝片 (flip chip) 連接工藝等。這種方法使半導體客戶加速了產品上市進程。WCSP應用正擴展到一些新領域，并逐漸出現基于引腳數量和器件類型的細分市場。集成無源分立RF和存儲器件的WCSP應用也正擴展到邏輯IC和MEMS。但是這種發展也帶來了許多挑戰，包括裸片尺寸和引腳數的增長對板級可靠性所產生的影響。本文將介紹我們當前面臨的諸多挑戰，以及集成化和硅過孔 (TSV) 技術等一些未來發展趨勢。 
WCSP在過去十年獲得了長足的發展，已成為主要尺寸封裝之一。WCSP專業技術公司已經從一些小公司發展成為大型封裝分包商，以及一些擁有150mm、200mm和300mm 制造能力（制造能力和趕超能力需求迅速增長）的大型集成器件廠商。由于早期的一些用戶集成了無源器件和分立器件，使應用空間也獲得了相當大的增長。 由于WCSP已經發展成熟，大型裸片和器件類型變得多樣化。在整個發展過程中，始終保留著一個關鍵屬性：在不使用倒裝片底層填充 (underfill) 的情況下獲得可靠性（限制裸片尺寸）。 焊球間距始終主要為0.5mm，而大批量生產時仍為0.4mm。0.3mm的凸焊能力已得到證明，但其采用受到安裝表面貼裝技術 (SMT) 工具集功能、基板成本以及倒裝片底層填充潛在需求的阻礙。 材料組合以及對工藝條件的理解能力都已得到提高。這些反過來又支持更高的可靠性，以及敏感器件更低的固化溫度，例如：存儲器等。 為什么采用WCSP？ WCSP具有許多優點，包括封裝尺寸縮小、更低的成本、更高的電氣性能以及比傳統封裝相對簡單的結構等。相比倒裝片板上組件，WCSP器件一般不要求倒裝片底層填充。實際上，已經得到證明的是：0.4mm最小焊球間距和126引腳數的WCSP器件并不需要使用倒裝片底層填充來滿足板級可靠性要求。隨著WCSP尺寸和引腳數的不斷增加，這一優點也受到了挑戰，但如果使用了正確的協同設計策略這種優點仍然可以保留。由于WCSP向0.3mm焊球間距轉移，很可能會要求使用倒裝片底層填充來確保滿足板級可靠性要求。盡管擁有很多優勢，但也存在眾多挑戰——最明顯的便是可靠性和設計挑戰。 挑戰 相當多的研究已經幫助克服了這些挑戰，而WCSP封裝已在許多新的器件類型和應用得到應用。除可靠性和設計挑戰以外，其他主要的挑戰還包括測試和晶圓處理。未來的一些機遇（包括3D/TSV）將帶來更多的挑戰，從而需要創新型解決方案。 板級可靠性。一般而言，板級可靠性 (BLR) 測試包括溫度周期變化、壓降測試和彎曲測試。但是了解對組件應用可靠性的影響也很重要，包括使用實例和貼裝結構（貼裝至印刷線路板 (PWB) 層壓板模塊還是陶瓷模塊）。焊盤過孔和非焊盤過孔混合結構使用的一些模塊應用在獲得 BLR 方面最為困難。但是，我們可以使用一些協同設計策略來提高 BLR 性能，包括層疊結構、智能焊球數量減少以及獨特的重新分布層 (RDL) 設計。 由于移動設備廠商壓低其印刷電路板 (PCB) 上無源組件的高度，半導體供應商也同步降低了封裝高度。結果，隨著焊料基準距的減小，板級溫度周期性能也被降低，因為硅和PCB材料之間熱膨脹的錯配系數。在低引腳數模擬器件中，例如：音頻放大器等，這些整體應力并不是一個大問題。但是，隨著器件功能增加以及更多組件集成到同一塊硅片中，最遠焊球DNP（到中性點的距離）會更大，從而增加BLR風險。 新一代WCSP將側重于封裝的掩模組減少。掩模減少，可以實現更短的產品上市時間和更低的封裝成本。但是，必須要在不犧牲電遷移和BLR的情況下實現這種轉變。在WCSP中，我們習慣上認為最必需的一層是凸塊底部金屬層，其會減緩焊料中錫和RDL之間的反應。進一步來說，擴散阻隔層將會與重分布層混合，從而除去UBM層。
設計。WCSP供應商在從焊盤到區域陣列范圍 (area array pattern) 的什么地方構建布線所需的RDL存在爭議。晶圓加工廠方法（請參見圖1）中，通常將一個額外增加的鋁層用于這種連接。這種方法的缺點是凸塊支持會占用很多的頂層金屬面積。
最常見是使用銅的凸塊晶圓廠RDL（請參見圖2）方法。這種方法具有更高的電流密度和可靠性，因為可以使用更厚的電介質和金屬層。凸塊晶圓廠RDL還允許將出貨晶圓分成不同的封裝類型，包括傳統的引線接合封裝或者WCSP，其為產品開發階段理想的選擇，因為可以很容易地生產電氣特性的快速批量樣片。相同器件可以使用不同方法時，客戶會根據散熱額定值、單價以及最適合其應用的尺寸來選擇某種封裝。未來，隨著晶圓廠采用一些創新型銅工藝解決方案/結構，并增加更厚的電介質容量，業界對于從單獨凸焊廠向晶圓廠轉移的這一過程可能會進行重新評估。 另一個重要的挑戰是了解RDL布局對RF性能的影響。作為協同設計努力的一個部分，IC處于平面布局說明時就必須對RDL進行設計，旨在優化器件性能。另外，必須遵循一種結構化的協同設計方法，以保證電氣性能和機械可靠性，因為組件焊球的位置也在平面布局期間確定。多種封裝配置（WCSP、引線接合BGA、倒裝片BGA）中相同硅設計的使用，也可以在結構化協同設計嘗試期間確定。 隨著硅節點的技術進步以及裸片尺寸的縮小，我們必須注意其他一些挑戰。我們必須理解低介電常數 (low-k) 電介質的WCSP完整性、劃片街區 (saw streets) 寬度減少以及多個晶圓廠和組裝廠的整合，目的是確保WCSP封裝的完整性和可靠性得到維持。 更多挑戰 測試。典型WCSP工藝的一個常見問題是缺少最終封裝測試。大多數情況下，最終電氣測試都是在凸塊回流后在晶圓層進行。因此，在制造過程的這一“后端”部分，必須進行高強度的目視檢查，其包括激光標記、切割和封裝。隨著這種封裝進入汽車和醫療行業，工藝控制和質量檢查系統便成為必需。 晶圓承載。從合格制造到SMT組裝的整個過程期間，正確的WCSP器件承載都至關重要。為了確保WCSP生產期間較高的組裝良率，很重要的一點就是將所有過程步驟都實現自動化，從而保證操作員晶圓承載從少到無。在合格檢查期間，在應力測試和電氣測試之間承載器件時，使用試片板等臨時載板可以幫助防止對器件的損壞。WCSP組件一般在切割成形以前以晶圓形式測試，其有助于避免承載單個封裝帶來的器件損壞。 隨著WCSP封裝厚度不斷減小來滿足終端客戶高度要求，晶圓承載變得越來越重要，同時也越來越富有挑戰性。更薄的WCSP封裝意味著更薄的晶圓，其在WCSP制造過程期間導致晶圓彎曲變形。另外，終端客戶SMT工藝必須能夠在沒有組裝損壞的情況下承載薄硅片。 未來趨勢 隨著WCSP的發展，我們將見證TSV互連技術的融合，其提供有源端到裸片后端的電氣連接。這種能力允許IC或者其他組件（MEMS、無源組件等）堆疊，從而構建起高集成度的芯片組或者系統級封裝 (SiP) 系統。 針對CMOS圖像傳感器 (CIS) 和 MEMS 產品的一些TSV型解決方案已經投產，同時將這種技術用于那些要求高性能、低功耗、異構功能集成、小體積和低成本的產品應用很有益處。
圖3描述了堆疊WCSP封裝概念。底部TSV晶圓可以是一個有源WCSP器件（一個中介層）或者是一個集成無源中介層，而頂部則可以為一個IC、MEMS器件、分立無源器件或者另一個此類器件。 由于這種堆疊WCSP封裝組裝的配置結構和方法有很多種，因此在選擇產品集成流程或路徑以前，需要仔細考慮集成方案、可靠性問題、商業模式（供應鏈）和成本。就TSV制造來說，較普遍的流程是“中間過孔”工藝（BEOL層中晶圓變薄以前形成的過孔），然后是“后過孔”工藝（完成包括變薄等WCSP晶圓處理以后形成的過孔）。 后過孔工藝成本較低，因為TSV和后端RDL同時生產。要求細間距和更小過孔直徑時，中間過孔工藝具有優勢；這些要求的目的是獲得高性能，以及實現芯片尺寸符合要求。隨后，堆疊組件的組裝涉及使用引線接合、SMT或者倒裝片工藝的連接，之后是二次成型步驟（如果需要）。另外一種可能性是，最終封裝僅為一種獨立TSV-WCSP，各種組件堆疊在其上面，同POP（堆疊式封裝）類似，也可以簡單地將其嵌入到基板或PCB層壓板中。 堆疊WCSP制造流程的重點開發領域之一是TSV蝕刻及電鍍步驟（部分或者全部填充）、組件堆疊互連及組裝方法（取決于散熱預算）、二次成型材料的選擇（可產生最小晶圓級和封裝級扭曲變形）、兼容二氧化物沉淀和堆疊組件組裝工藝的載體晶圓粘合劑的選擇以及薄未模塑或模塑晶圓或者薄裸片的承載和出貨。
所有這些都要求追加資金實現載體晶圓支持系統，用于接合/剝落器件晶圓或堆疊晶圓配件、芯片到晶圓 (C2W) 抓放或倒裝片接合機、晶圓級模機、后端光刻以及氧化物沉積工具等。 正如任何新的封裝技術一樣，都會面臨巨大的可靠性和可制造性挑戰。在WCSP封裝中使用倒裝片底層填充和模具復合材料后，封裝濕度敏感水平 (MSL) 級別不再是MSL1。中間過程步驟期間和最終封裝級的扭曲控制，對避免出現SMT問題至關重要。 TSV裸片本身的強度較低，其會轉化成裸片開裂或者電介質開裂和脫層問題。其他一些潛在的可靠性問題還包括TSV氧化物襯墊開裂、CTE錯位帶來的空隙、微凸塊或互連可靠性以及RDL層脫層或線跡開裂等。 結論 對于那些尋求更低成本和更短產品上市時間的一些客戶來說，WCSP具有明顯的優勢，但卻并非沒有挑戰。隨著時間的推移，WCSP將會不斷發展，對它的需求也會不斷增加。我們今天面臨的挑戰正逐一得到克服，為新一代封裝鋪平了道路——包括集成技術和3D結構，它們將會為半導體產品增加更多的功能。 作者簡介 David Stepniak畢業于凱斯西儲大學(Case Western Reserve U) ，獲電子工程理學士學位，后又畢業于巴特勒大學 (Butler U.)，獲 MBA。他現任TI WCSP和3D封裝經理，聯系方式：Dallas support bldg., TI Blvd., Dallas, TX 75243 MS 3221; 214-567-9252; [email protected] 。 Craig Beddingfield畢業于美國密西西比州立大學 (Mississippi State U.)，獲電子工程理學士學位，現任TI無線終端業務封裝開發經理。 Chris Manack畢業于俄克拉荷馬大學 (U. of Oklahoma)，獲電子工程理學士學位，現任TI高性能模擬封裝開發工程師。 Rajiv Dunne先后畢業于印度伯拉理工學院(Birla Institute of Technology & Science (BITS), India)，獲機械工程理學士學位；美國波士頓大學 (Boston U.)，獲航空航天工程碩士學位；佐治亞理工學院 (Georgia Institute of Technology)，獲機械工程博士學位。他現任TI封裝開發工程師。 |
