富士通半導體和SuVolta宣布，通過將SuVolta的PowerShrink低功耗CMOS與富士通半導體的低功耗工藝技術集成，已經成功地展示了在0.425V超低電壓下，SRAM(靜態隨機存儲)模塊可以正常運行。這些技術降低能耗，為即將出現的終極“生態”產品鋪平道路。技術細節和結果將會在12月5日開始在華盛頓召開的2011年國際電子器件會議(IEDM)上發表。
結合SuVolta的Deeply Depleted Channel (DDC)晶體管技術 – 該公司的PowerShrink平臺組件之一 – 與富士通半導體的尖端工藝，兩家公司已經證實通過將CMOS晶體管臨界電壓(VT)的波動降低一半，576Kb的SRAM可在0.4伏附近正常工作。該項技術與現有設施匹配良好，包括現有的芯片系統(SoC)設計布局，設計架構比如基體偏壓控制，以及制造工具。 背景 遵循微縮定律，在130nm技術結點CMOS電源供應電壓逐步降低到大約1.0V。但是，盡管工藝技術已經由 130nm繼續縮小到28nm，電源電壓卻還保持在1.0V左右的水平。由于動態功率與供應電壓的平方成正比，能耗已經成為CMOS技術的主要問題。電壓降低止步于130nm結點的原因是多處波動來源，包括隨機雜質擾動(RDF)。RDF是器件及工藝波動的一種形式，由注入雜質濃度或晶體管通道內摻雜原子 的擾動引起。RDF導致同一芯片上不同晶體管的臨界電壓(VT)出現偏差。 已見報道的兩種特殊結構可以成功減小RDF：ETSOI和Tri-Gate – FinFET技術的一種。但是，這兩種技術都非常復雜，使得他們很難與現有設計和制造設施匹配。
降低SRAM最低工作電壓 對于大多數芯片，降低供應電壓的限制來自于SRAM。如圖2所示，富士通半導體和SuVolta展示了在低至0.425V電壓下仍然能夠正常工作的SRAM模塊。由于SRAM是降低供應電壓最大的挑戰，該項成果意味著DDC將使得多種基于CMOS的電路在0.4V左右運作成為現實。 總結與未來計劃 DDC晶體管的工藝流程已經成功建立。所制造的DDC晶體管顯示VT波動比基準流程改善了50%，并且產出在0.425V電壓下仍能運作的SRAM，充分證明了DDC晶體管有能力將供應電壓降低到0.4V左右。 富士通半導體將發展這項技術并積極回應客戶在消費電子產品，移動設備及其他領域對于低功耗/低電壓運行的要求。 文/電子產品世界 |
