楷登電子（美國 Cadence 公司，NASDAQ：CDNS）今日宣布推出新的 Cadence Certus Closure Solution，以應對不斷增長的芯片級設計尺寸和復雜性挑戰。Cadence Certus Closure Solution 環境實現了設計收斂的自動化，并將整個設計收斂周期從數周縮短至一夜之間——包括從簽核優化到布線、靜態時序分析（STA）和參數提取。該解決方案支持無限容量，勝任大型芯片設計項目，與目前其他的方法和流程相比，最多可將生產力提高 10 倍。
Cadence Certus Closure Solution 消除了設計簽核收斂的瓶頸，降低了開發現今新興應用的復雜性，如超大規模計算、5G 通信、移動、汽車和網絡。在推出 Cadence Certus Closure Solution 之前，全芯片收斂流程涉及手動、繁瑣的流程，包括全芯片組裝、靜態時序分析、優化和包含 100 多個視圖的簽核，需要設計人員花費數月才能完成。新的解決方案提供了一個完全自動化的環境，實現了大規模分布式優化和簽核。因此，通過與 Cadence Innovus Implementation System 和 Tempus Timing Signoff Solution 共享同一個引擎，并行全芯片優化得以實現，模塊所有者無需進行反復迭代，設計師也可以快速做出優化和簽核決定。此外，與 Cadence Cerebrus Intelligent Chip Explorer 配合使用，有助于提升模塊級到全芯片簽核收斂的工作效率。 Cadence Certus Closure Solution 可以實現： • 創新的可擴展架構：Cadence Certus Closure Solution 的分布式分層優化和簽核架構是云執行的理想選擇，在云和本地數據中心環境中均可運行； • 增量簽核：只針對設計中經過變更的部分提供靈活的重置和替換，進一步加快最終簽核速度； • 提高工程設計效率：完全自動化的流程，減少了在多個團隊中進行多次冗長迭代的需要，加快產品上市； • SmartHub 界面：增強的交互式 GUI，支持交叉探測，以進行詳細的時序調試，推動最后的設計收斂； • 3D-IC 設計效率：與 Cadence Integrity 3D-IC Solution 緊密集成，幫助用戶收斂異構工藝中裸片間的時序路徑。 “如今，每次迭代通常需要設計團隊花費 5-7 天的時間來滿足芯片級簽核時序和功耗要求，采用以往的方法無法提供高效設計收斂所需的團隊合作和用戶體驗，”Cadence 公司資深副總裁兼數字和簽核事業部總經理 Chin-Chi Teng 博士表示，“我們密切關注設計界的需求，推出了新的 Cadence Certus Closure Solution，為客戶提供了創新的芯片級優化和簽核環境，在幾個小時內即可實現出色的 PPA 結果。有了這款新的解決方案，我們將幫助客戶實現生產力目標，盡快將產品推向市場。” Cadence Certus Closure Solution 支持公司的智能系統設計（Intelligent System Design）戰略，旨在實現卓越設計。要了解更多信息，請訪問： www.cadence.com/go/certuspr。 客戶反饋： “我們必須及時交付高性能、低功耗的模擬和混合信號產品。完整的芯片級簽核收斂是我們的工程團隊在滿足客戶交付承諾時面臨的最大瓶頸之一。借助Cadence Certus Closure Solution，我們的工程團隊可以通過其并發優化和簽核功能在一夜之間體驗完整的芯片級簽核收斂，從而提高整體團隊的生產力。該解決方案能夠使包括靜態時序分析、布線和提取在內的整個優化和簽核流程實現自動化，從而使我們的工程團隊能夠顯著提高設計成功率，實現高達 5% 的節能并更快地進入市場。” --- MaxLinear 公司 SoC 設計與技術事業部副總裁，Paolo Miliozzi 博士 “現在的設計環境瞬息萬變，我們需要自動化且強大的簽核收斂方法和工具，以滿足上市時間目標。借助 Cadence Certus 簽核解決方案，與其它現有方案相比，可協助我們的工程團隊提升6倍的芯片級簽核收斂周轉時間，從而提高了整體生產率。因此，基于此成果，我們計劃采用該解決方案來開發我們的最新設計。” ---瑞薩電子共享研發 EDA 事業部數字設計技術部高級首席工程師蓑田幸男先生 |
