楷登電子（美國 Cadence 公司，NASDAQ：CDNS）今日宣布推出新的 Cadence Certus Closure Solution，以應(yīng)對(duì)不斷增長的芯片級(jí)設(shè)計(jì)尺寸和復(fù)雜性挑戰(zhàn)。Cadence Certus Closure Solution 環(huán)境實(shí)現(xiàn)了設(shè)計(jì)收斂的自動(dòng)化，并將整個(gè)設(shè)計(jì)收斂周期從數(shù)周縮短至一夜之間——包括從簽核優(yōu)化到布線、靜態(tài)時(shí)序分析（STA）和參數(shù)提取。該解決方案支持無限容量，勝任大型芯片設(shè)計(jì)項(xiàng)目，與目前其他的方法和流程相比，最多可將生產(chǎn)力提高 10 倍。
Cadence Certus Closure Solution 消除了設(shè)計(jì)簽核收斂的瓶頸，降低了開發(fā)現(xiàn)今新興應(yīng)用的復(fù)雜性，如超大規(guī)模計(jì)算、5G 通信、移動(dòng)、汽車和網(wǎng)絡(luò)。在推出 Cadence Certus Closure Solution 之前，全芯片收斂流程涉及手動(dòng)、繁瑣的流程，包括全芯片組裝、靜態(tài)時(shí)序分析、優(yōu)化和包含 100 多個(gè)視圖的簽核，需要設(shè)計(jì)人員花費(fèi)數(shù)月才能完成。新的解決方案提供了一個(gè)完全自動(dòng)化的環(huán)境，實(shí)現(xiàn)了大規(guī)模分布式優(yōu)化和簽核。因此，通過與 Cadence Innovus Implementation System 和 Tempus Timing Signoff Solution 共享同一個(gè)引擎，并行全芯片優(yōu)化得以實(shí)現(xiàn)，模塊所有者無需進(jìn)行反復(fù)迭代，設(shè)計(jì)師也可以快速做出優(yōu)化和簽核決定。此外，與 Cadence Cerebrus Intelligent Chip Explorer 配合使用，有助于提升模塊級(jí)到全芯片簽核收斂的工作效率。 Cadence Certus Closure Solution 可以實(shí)現(xiàn)： • 創(chuàng)新的可擴(kuò)展架構(gòu)：Cadence Certus Closure Solution 的分布式分層優(yōu)化和簽核架構(gòu)是云執(zhí)行的理想選擇，在云和本地?cái)?shù)據(jù)中心環(huán)境中均可運(yùn)行； • 增量簽核：只針對(duì)設(shè)計(jì)中經(jīng)過變更的部分提供靈活的重置和替換，進(jìn)一步加快最終簽核速度； • 提高工程設(shè)計(jì)效率：完全自動(dòng)化的流程，減少了在多個(gè)團(tuán)隊(duì)中進(jìn)行多次冗長迭代的需要，加快產(chǎn)品上市； • SmartHub 界面：增強(qiáng)的交互式 GUI，支持交叉探測，以進(jìn)行詳細(xì)的時(shí)序調(diào)試，推動(dòng)最后的設(shè)計(jì)收斂； • 3D-IC 設(shè)計(jì)效率：與 Cadence Integrity 3D-IC Solution 緊密集成，幫助用戶收斂異構(gòu)工藝中裸片間的時(shí)序路徑。 “如今，每次迭代通常需要設(shè)計(jì)團(tuán)隊(duì)花費(fèi) 5-7 天的時(shí)間來滿足芯片級(jí)簽核時(shí)序和功耗要求，采用以往的方法無法提供高效設(shè)計(jì)收斂所需的團(tuán)隊(duì)合作和用戶體驗(yàn)，”Cadence 公司資深副總裁兼數(shù)字和簽核事業(yè)部總經(jīng)理 Chin-Chi Teng 博士表示，“我們密切關(guān)注設(shè)計(jì)界的需求，推出了新的 Cadence Certus Closure Solution，為客戶提供了創(chuàng)新的芯片級(jí)優(yōu)化和簽核環(huán)境，在幾個(gè)小時(shí)內(nèi)即可實(shí)現(xiàn)出色的 PPA 結(jié)果。有了這款新的解決方案，我們將幫助客戶實(shí)現(xiàn)生產(chǎn)力目標(biāo)，盡快將產(chǎn)品推向市場。” Cadence Certus Closure Solution 支持公司的智能系統(tǒng)設(shè)計(jì)（Intelligent System Design）戰(zhàn)略，旨在實(shí)現(xiàn)卓越設(shè)計(jì)。要了解更多信息，請(qǐng)?jiān)L問： www.cadence.com/go/certuspr。 客戶反饋： “我們必須及時(shí)交付高性能、低功耗的模擬和混合信號(hào)產(chǎn)品。完整的芯片級(jí)簽核收斂是我們的工程團(tuán)隊(duì)在滿足客戶交付承諾時(shí)面臨的最大瓶頸之一。借助Cadence Certus Closure Solution，我們的工程團(tuán)隊(duì)可以通過其并發(fā)優(yōu)化和簽核功能在一夜之間體驗(yàn)完整的芯片級(jí)簽核收斂，從而提高整體團(tuán)隊(duì)的生產(chǎn)力。該解決方案能夠使包括靜態(tài)時(shí)序分析、布線和提取在內(nèi)的整個(gè)優(yōu)化和簽核流程實(shí)現(xiàn)自動(dòng)化，從而使我們的工程團(tuán)隊(duì)能夠顯著提高設(shè)計(jì)成功率，實(shí)現(xiàn)高達(dá) 5% 的節(jié)能并更快地進(jìn)入市場。” --- MaxLinear 公司 SoC 設(shè)計(jì)與技術(shù)事業(yè)部副總裁，Paolo Miliozzi 博士 “現(xiàn)在的設(shè)計(jì)環(huán)境瞬息萬變，我們需要自動(dòng)化且強(qiáng)大的簽核收斂方法和工具，以滿足上市時(shí)間目標(biāo)。借助 Cadence Certus 簽核解決方案，與其它現(xiàn)有方案相比，可協(xié)助我們的工程團(tuán)隊(duì)提升6倍的芯片級(jí)簽核收斂周轉(zhuǎn)時(shí)間，從而提高了整體生產(chǎn)率。因此，基于此成果，我們計(jì)劃采用該解決方案來開發(fā)我們的最新設(shè)計(jì)。” ---瑞薩電子共享研發(fā) EDA 事業(yè)部數(shù)字設(shè)計(jì)技術(shù)部高級(jí)首席工程師蓑田幸男先生 |
