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Teledyne e2v白皮書 實(shí)現(xiàn)確定性延遲是當(dāng)今許多系統(tǒng)設(shè)計(jì)中討論的主題。過去，人們一直在努力提高數(shù)據(jù)傳輸速度和帶寬。如今的應(yīng)用則越來越重視確定性——即要求數(shù)據(jù)包在精確的、可重復(fù)的時(shí)間點(diǎn)傳送。 本文將在設(shè)備的層面討論確定性這一主題，以及如何設(shè)計(jì)超高速數(shù)據(jù)轉(zhuǎn)換和信號處理系統(tǒng)以保證確定性延遲。 以下三個(gè)因素將決定確定性如何實(shí)現(xiàn)： 1. 采取措施減少數(shù)字設(shè)計(jì)組件中發(fā)生的亞穩(wěn)態(tài)事件 2. 計(jì)算數(shù)字后端的延遲，確保多個(gè)數(shù)據(jù)鏈路通道之間 （如HSSL）的數(shù)據(jù)對齊 3. 優(yōu)化時(shí)間延遲的余量，保證不會(huì)因?yàn)?PVT 的變化而出現(xiàn)意外的不確定性。 具體來說，我們將考慮亞穩(wěn)態(tài)的影響和同步系統(tǒng)的方案，并介紹如何在模擬和數(shù)字信號處理域之間的接口上保持確定性。 管理超高速系統(tǒng)中數(shù)據(jù)轉(zhuǎn)換器陣列的延遲的能力在復(fù)雜系統(tǒng)中非常重要，這些系統(tǒng)包括數(shù)字波束導(dǎo)向雷達(dá)、波束成形多載波通訊等。延遲會(huì)降低系統(tǒng)的性能。工程師的目標(biāo)是將延遲控制在可知的范圍內(nèi)。 下載全文： 
CN_WP-Ease Design For Determinisitc Latency In Ultra-Fast Digitizing Systems.pdf
(1.01 MB)
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