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3 月 1 日，imec 與Cadence 聯(lián)合宣布，得益于雙方的長期深入合作，業(yè)界首款 3nm 測試芯片成功流片。該項(xiàng)目采用極紫外光刻（EUV）技術(shù)，193 浸沒式（193i）光刻技術(shù)設(shè)計(jì)規(guī)則，以及 Cadence Innovus 設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)和 Genus 綜合解決方案，旨在實(shí)現(xiàn)更為先進(jìn)的 3nm 芯片設(shè)計(jì)。Imec 為測試芯片選擇了業(yè)界通用的 64-bit CPU，并采用定制 3nm 標(biāo)準(zhǔn)單元庫及 TRIM 金屬的流程，將繞線的中心間距縮短至 21nm。Cadence 與 imec 攜手助力 3nm 制程工藝流程的完整驗(yàn)證，為新一代設(shè)計(jì)創(chuàng)新保駕護(hù)航。 Cadence Innovus 設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)是大規(guī)模的并行物理實(shí)現(xiàn)系統(tǒng)，幫助工程師交付高質(zhì)量設(shè)計(jì)，在滿足功耗、性能和面積（PPA）目標(biāo)的同時(shí)縮短產(chǎn)品上市時(shí)間。Cadence Genus 綜合解決方案是新一代高容量 RTL 綜合及物理綜合引擎，滿足最新 FinFET 工藝的節(jié)點(diǎn)需求，并將 RTL 設(shè)計(jì)效率提高達(dá) 10 倍。 項(xiàng)目期間，EUV 技術(shù)及 193i 光刻規(guī)則皆經(jīng)過測試，以滿足所需分辨率；并在兩種不同的圖案化假設(shè)下比較了 PPA 目標(biāo)。 “隨著芯片制程工藝深入到 3nm 節(jié)點(diǎn)，互連參數(shù)顯得愈加關(guān)鍵，“imec 半導(dǎo)體技術(shù)與系統(tǒng)事業(yè)部執(zhí)行副總裁 An Steegan 表示。”我們在測試芯片上投入了大量精力，助力互連參數(shù)的可測量和優(yōu)化，以及 3nm 制程工藝的驗(yàn)證。同時(shí)，Cadence 數(shù)字解決方案也讓 3nm 工藝的實(shí)現(xiàn)萬事俱備。Cadence 完美集成的工作流讓該解決方案的采納更加簡單，幫助我們的工程設(shè)計(jì)團(tuán)隊(duì)在開發(fā) 3nm 規(guī)則集的時(shí)候保持高效。” “Imec 領(lǐng)先的基礎(chǔ)設(shè)施讓生產(chǎn)前創(chuàng)新領(lǐng)先于業(yè)界需求成為可能，是 EDA 行業(yè)的關(guān)鍵合作伙伴，“ Cadence 公司全球副總裁兼數(shù)字與簽核事業(yè)部總經(jīng)理Chin-chi Teng博士表示。“我們與 imec 的合作在 2015 年成功流片業(yè)界首款 5nm 芯片的基礎(chǔ)上繼續(xù)深化，此次 3nm 測試芯片的成功流片標(biāo)志著全新的里程碑，繼續(xù)引領(lǐng)未來先進(jìn)節(jié)點(diǎn)移動(dòng)設(shè)計(jì)領(lǐng)域的變革。” |
