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3 月 1 日，imec 與Cadence 聯合宣布，得益于雙方的長期深入合作，業界首款 3nm 測試芯片成功流片。該項目采用極紫外光刻（EUV）技術，193 浸沒式（193i）光刻技術設計規則，以及 Cadence Innovus 設計實現系統和 Genus 綜合解決方案，旨在實現更為先進的 3nm 芯片設計。Imec 為測試芯片選擇了業界通用的 64-bit CPU，并采用定制 3nm 標準單元庫及 TRIM 金屬的流程，將繞線的中心間距縮短至 21nm。Cadence 與 imec 攜手助力 3nm 制程工藝流程的完整驗證，為新一代設計創新保駕護航。 Cadence Innovus 設計實現系統是大規模的并行物理實現系統，幫助工程師交付高質量設計，在滿足功耗、性能和面積（PPA）目標的同時縮短產品上市時間。Cadence Genus 綜合解決方案是新一代高容量 RTL 綜合及物理綜合引擎，滿足最新 FinFET 工藝的節點需求，并將 RTL 設計效率提高達 10 倍。 項目期間，EUV 技術及 193i 光刻規則皆經過測試，以滿足所需分辨率；并在兩種不同的圖案化假設下比較了 PPA 目標。 “隨著芯片制程工藝深入到 3nm 節點，互連參數顯得愈加關鍵，“imec 半導體技術與系統事業部執行副總裁 An Steegan 表示。”我們在測試芯片上投入了大量精力，助力互連參數的可測量和優化，以及 3nm 制程工藝的驗證。同時，Cadence 數字解決方案也讓 3nm 工藝的實現萬事俱備。Cadence 完美集成的工作流讓該解決方案的采納更加簡單，幫助我們的工程設計團隊在開發 3nm 規則集的時候保持高效。” “Imec 領先的基礎設施讓生產前創新領先于業界需求成為可能，是 EDA 行業的關鍵合作伙伴，“ Cadence 公司全球副總裁兼數字與簽核事業部總經理Chin-chi Teng博士表示。“我們與 imec 的合作在 2015 年成功流片業界首款 5nm 芯片的基礎上繼續深化，此次 3nm 測試芯片的成功流片標志著全新的里程碑，繼續引領未來先進節點移動設計領域的變革。” |
