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一、引言 陣列信號處理作為數(shù)字信號處理領(lǐng)域的一個重要分支，廣泛應(yīng)用于雷達、聲納、通信、地震勘探和醫(yī)用成像等眾多領(lǐng)域；短波頻段則常用于短波測向和波束合成技術(shù)。 在短波頻段，陣列信號處理設(shè)備通常包括短波天線陣、短波多波道接收機、后端陣列信號處理機3個主要組成部分。其中，短波天線陣接收空間短波信號，短波接收機對HF信號作模擬下變頻，陣列信號處理機則對短波多波道接收機輸出信號作數(shù)字采樣并進行相應(yīng)的陣列信號處理算法，給出最終運算結(jié)果。 短波天線陣由于短波頻段的限制，通常天線單元的體積比較大，天線陣的孔徑也比較大，占地往往近十畝；而且為了達到比較好的接收效果，短波天線陣對周邊電磁環(huán)境的要求也相當高。這都給短波陣列信號處理機研制過程中的調(diào)試和試驗帶來了極大的不便，同時也很不利于陣列信號處理機針對不同陣列流型短波信號的各種DSP算法研究和驗證。 針對短波陣列信號處理設(shè)備研制、調(diào)試的實際情況，筆者選用數(shù)字信號處理器芯片（DSP）和數(shù)字上變頻器芯片（Digital UpConverter,DUC）設(shè)計了一個模擬短波天線陣輸出信號的陣列信號發(fā)生器，可以在實驗室環(huán)境下取代短波天線陣，產(chǎn)生各種不同陣列流型相對應(yīng)的短波陣列信號，提供陣列信號處理機DSP算法的調(diào)試和驗證條件。 二、設(shè)計思路 按照設(shè)計構(gòu)想，本陣列信號發(fā)生器應(yīng)該能夠靈活地產(chǎn)生對應(yīng)不同陣列形式（攜帶有不同陣列形式對應(yīng)的幅度差和相位差）、基本覆蓋1～30MHz頻段范圍的短波陣列信號。 如果采用傳統(tǒng)的模擬上變頻電路實現(xiàn)射頻輸出，很難滿足設(shè)計構(gòu)想，因此筆者采用軟件無線電的思想，選用了數(shù)字上變頻器（DUC），在數(shù)字域作上變頻，然后通過D/A變換產(chǎn)生短波高頻模擬信號。為了實現(xiàn)不同陣列形式所帶來的幅度差和相位差，筆者選用了DSP芯片，在數(shù)字域?qū)Χ鄠�信號加入不同的幅度及相位差。 如圖1所示，陣列信號發(fā)生器的總體設(shè)計思路為：以DSP和DUC為核心，利用外部音頻信號輸入的A/D采樣數(shù)據(jù)作為調(diào)制信號數(shù)據(jù)，由DSP對預制的載波信號（較低頻率）作數(shù)字調(diào)制運算，并根據(jù)可選的不同陣列流型對已調(diào)數(shù)字信號分別加上9個不同的幅度差和相位差后，經(jīng)FPGA分別送到9個DUC中，經(jīng)數(shù)字上變頻及D/A變換后輸出9路短波陣列信號。 在設(shè)計中由于實際的音頻調(diào)制信號要經(jīng)過DSP芯片的數(shù)字調(diào)制運算，再分配到9個DUC中，因此使用一個大規(guī)模的FPGA邏輯芯片作為DSP芯片和9個DUC芯片之間的數(shù)據(jù)交換接口。 三、器件選擇 1.DSP 作為本設(shè)計的核心器件，DSP芯片的運算能力要求比較高，同時又存在運算過程中大量數(shù)據(jù)交換的特點，經(jīng)過綜合比較，筆者選用了Analog Device公司的SHARC-DSP系列中的ADSP-21060。 ADSP-21060是32位浮點DSP，使用40 MHz主時鐘，運算能力可達120 MFLOPS；片內(nèi)帶有4 Mbit的雙口SRAM（對本設(shè)計，則不需要外部另行擴充存儲器，所有運算所需存儲空間均由內(nèi)部支持，大大減少與外部存儲器交換數(shù)據(jù)的DSP時間開銷）；支持10個DMA通道供片內(nèi)SRAM和外部存儲器、串口等交換數(shù)據(jù)（本設(shè)計利用其DMA通道傳遞音頻采樣數(shù)據(jù)）。 2.串行A/D 本設(shè)計之所以采用串行A/D對外部輸入音頻進行數(shù)字采樣，主要是考慮到外部輸入信號應(yīng)不間斷地進入DSP的內(nèi)存中，可利用ADSP-21060的串口DMA方式傳遞數(shù)據(jù)。因此筆者選用了Analog Device公司的雙聲道串行音頻采樣器AD1847。 3.數(shù)字上變頻器 DUC的主要功能是對輸入數(shù)據(jù)進行頻率變換、頻譜搬移，即在數(shù)字域?qū)崿F(xiàn)混頻。筆者選用了Analog Device公司的AD9857作為本設(shè)計的DUC。 AD9857是14位正交數(shù)字上變頻器(QDUC)，最高工作時鐘為200 MHz，內(nèi)部集成有高速直接數(shù)字合成器(DDS)、數(shù)字內(nèi)插濾波器、時鐘倍頻電路以及用戶可編程功能；而且內(nèi)部集成有一個14位數(shù)模轉(zhuǎn)換器(DAC)，可以直接輸出模擬高頻信號。 由于AD9857把數(shù)據(jù)傳輸路徑從模擬領(lǐng)域轉(zhuǎn)移到數(shù)字領(lǐng)域，在物理上模擬電路功能與數(shù)字部件是分開的，因此當修改電路參數(shù)或系統(tǒng)升級時，只需通過AD9857的SPI串行編程端口對內(nèi)部寄存器做一些簡單的修改，不需要改變硬件電路即可實現(xiàn)。 4.FPGA 由于本設(shè)計中存在大量的高速數(shù)據(jù)交換，因此作為DSP和DUC數(shù)據(jù)接口的FPGA規(guī)模要求比較大，筆者選用的是Altera公司FLEX系列中的EPF10K50E。 EPF10K50E典型邏輯門數(shù)為5萬門，片內(nèi)含有40 kbit的RAM，可滿足較大量的數(shù)據(jù)緩存和數(shù)據(jù)交換要求。 四、 設(shè)計實現(xiàn) 在設(shè)計實現(xiàn)中，本設(shè)計的主要工作集中在DSP程序編制和FPGA軟件調(diào)試兩個方面。 1.DSP程序 DSP作為整個設(shè)計的主控者，主要完成以下3個方面的功能： 首先，DSP對串行A/D采樣器AD1847進行簡單的配置，如采樣率、數(shù)據(jù)格式等，并配置自身的接收串口，設(shè)置為鏈式DMA方式，從而在一塊指定的內(nèi)存區(qū)間不間斷地重復存儲和刷新音頻采樣數(shù)據(jù); 其次，DSP將對DMA存儲空間的數(shù)據(jù)作數(shù)字調(diào)制運算，載波信號使用的是預制的幾組較低頻率（如5 kHz、10 kHz等）的余弦信號之一；然后對已調(diào)數(shù)字信號根據(jù)不同的陣列流型添加不同的幅度、相位差，構(gòu)成帶有幅度和相位差別的陣列信號；最后將陣列信號數(shù)據(jù)按照不同的端口地址，以并行的方式寫入FPGA中各自對應(yīng)的暫存FIFO中，由FPGA負責將其分配至各個DUC數(shù)據(jù)端口; 再次，DSP對9個DUC內(nèi)部寄存器的配置，包括上變頻倍數(shù)、輸出載波頻率、頻譜搬移方式、輸出模擬信號幅度等。DSP對于DUC的配置是以向不同地址的外部端口寫入并行數(shù)據(jù)字的方式進行的，再通過FPGA的數(shù)據(jù)轉(zhuǎn)換功能轉(zhuǎn)變?yōu)榇蠸PI數(shù)據(jù)格式，分別對每個DUC作寄存器配置。 2.FPGA程序 FPGA的功能是實現(xiàn)DSP與9個DUC之間的數(shù)據(jù)格式轉(zhuǎn)換和分發(fā)工作，如圖2所示，F(xiàn)PGA根據(jù)不同地址將DSP數(shù)據(jù)總線轉(zhuǎn)送到不同的DUC（＃1～＃9）接口單元。 對于DUC配置數(shù)據(jù)，每個DUC接口單元先將其鎖存，再對鎖存數(shù)據(jù)作并/串轉(zhuǎn)換，轉(zhuǎn)變?yōu)镾PI形式串行數(shù)據(jù)后，分別對每個DUC進行其內(nèi)部寄存器設(shè)置。 對于待上變頻數(shù)據(jù)，每個DUC接口單元都先將其送入一個64×16 bit的雙時鐘FIFO中，然后9個DUC同一時刻將各自的待上變頻數(shù)據(jù)分別從FIFO中讀出，作DUC運算，并以模擬信號輸出。 五、結(jié)束語 本文所介紹的短波陣列信號發(fā)生器已用于實際短波測向系統(tǒng)的實驗室驗證，其多路短波陣列模擬信號輸出可直接送入短波多波道接收機。 由于本信號發(fā)生器共有9路輸出，因此可適用于9元及9元以下的各種陣型天線陣信號的模擬。通過對于信號發(fā)生器中DSP程序的選擇，可選擇所要模擬的陣型，并設(shè)置所希望的來波方向，從而產(chǎn)生帶有陣型幅度和相位信息的多路陣列信號，提供給DSP算法的實際驗證環(huán)境。 目前已測試了常用的直線陣、方陣（3×3，2×2）、圓陣（均勻，非均勻）等多種陣型，試驗結(jié)果都達到了預期效果。 另外，本設(shè)計對外部雙聲道音頻采樣，可通過在左右聲道上加上不同的音頻信號，從而得到2個不同的調(diào)制信號，在DSP程序中將兩者疊加，就可模擬短波測向中常遇到的同頻多個信號的情況，用于驗證測向算法對于同頻多信號的區(qū)分能力。 在陣列信號處理機的調(diào)試過程中，短波陣列信號發(fā)生器的應(yīng)用，極大地方便了短波頻段陣列信號處理設(shè)備的實驗室研制和調(diào)試，使得設(shè)備的外場調(diào)試時間大幅度縮短。 |
