信號鏈基礎(chǔ)知識之常用的輸出結(jié)構(gòu)

絕對好文

ZHOUNACHU

在電子電路系統(tǒng)設(shè)計(jì)中，出于各種性能參數(shù)上的考慮，電路設(shè)計(jì)者會根據(jù)具體的情況來采用不同的輸出結(jié)構(gòu)，例如互補(bǔ)式輸出結(jié)構(gòu)、推拉式輸出結(jié)構(gòu)等。本文將繼續(xù)信號鏈基礎(chǔ)知識系列文章，著重分析幾種常用的輸出結(jié)構(gòu)。

（1）互補(bǔ)式輸出結(jié)構(gòu)：

最原始的互補(bǔ)式輸出結(jié)構(gòu)拓?fù)淙缦聢D所示：





可以看出，該類型電路的充電時(shí)間和放電時(shí)間分別為：



有意思的是：理論上來說，這里電容器本身并沒有消耗直流電源的任何功率，因?yàn)殡娙莩潆娝�消耗的能量正好等于電容放電所消耗的能量！即一個(gè)周期內(nèi)均為:



所有的能量都被消耗在加熱驅(qū)動電路上了。

這種形式的輸出結(jié)構(gòu)還有一個(gè)“交越失真”的問題，對此感興趣的朋友可參閱：《剖析Transistor的5種工作狀態(tài)》

（2）推拉式輸出結(jié)構(gòu)：

最原始的推拉式輸出結(jié)構(gòu)拓?fù)淙缦聢D所示：



采用這種結(jié)構(gòu)時(shí)需要注意的一個(gè)情況就是：當(dāng)輸入電壓位于某一值時(shí)，TR1和TR2有可能都部分“導(dǎo)通”，此時(shí)，電流從直流電源Vcc經(jīng)晶體管直接流到GND。由此產(chǎn)生了一個(gè)從Vcc到GND的浪涌電流，功率以熱量的形式消耗在晶體管上了。嚴(yán)重的情況下，會燒壞晶體管。



注：圖中的1/2*Vcc只是代表一種可能值，由于各類晶體管的參數(shù)不同，這樣的一個(gè)電壓值難以確定下來。

一個(gè)解決辦法是：在TR1的射極和TR2的集電極之間串一個(gè)二極管。

另外，對于由CMOS管構(gòu)成的推拉式輸出結(jié)構(gòu)來說，由于這個(gè)“部分短路”的原因，導(dǎo)致CMOS電路的動態(tài)功耗比它的靜態(tài)功耗要高，由此可以看出，在CMOS電路中，我們關(guān)注的一般是它的動態(tài)功耗，而在一定程度上忽略它的靜態(tài)功耗。

（3）三態(tài)式輸出結(jié)構(gòu)：

這種輸出結(jié)構(gòu)是由推拉式輸出結(jié)構(gòu)演變而來的，它充分利用了推拉式結(jié)構(gòu)工作速度快的優(yōu)點(diǎn)，同時(shí)允許輸出端連接在一起。輸出信號時(shí)除了高電平、低電平這兩種狀態(tài)之外，還有一個(gè)比較有意思的“高阻”狀態(tài)，即上拉和下拉晶體管都同時(shí)截止時(shí)使得輸出端到電源和GND都是高阻態(tài)的一種情況。

其實(shí)這種輸出結(jié)構(gòu)只是比推拉式輸出結(jié)構(gòu)多設(shè)置了一個(gè)“使能控制信號”輸入端：

a)“使能”有效的時(shí)候，其原理和推拉式結(jié)構(gòu)一樣；

b)“使能”無效的時(shí)候，輸入與輸出直接斷開，形成高阻。

這樣可以實(shí)現(xiàn)多個(gè)門電路連接到同一個(gè)數(shù)據(jù)總線上了。




（4）集電極開路式輸出（或漏極開路式輸出）結(jié)構(gòu)：

從推拉式輸出式結(jié)構(gòu)可以分析得出，兩個(gè)TTL門電路是不能直接將輸出端連接在同一點(diǎn)上的，由此就不能形成有效的“線與”邏輯關(guān)系。針對這種情況，可以采用集電極開路式輸出結(jié)構(gòu)來有效地解決。該種結(jié)構(gòu)的簡要拓?fù)鋱D如下所示：



這里的上拉電阻雖然不要求精度很高，但是卻是必不可少的，若沒有它的話，當(dāng)TR飽和導(dǎo)通時(shí)將會導(dǎo)致外接直流電源與GND發(fā)生短路，很有可能燒壞晶體管。

另外，當(dāng)輸出為低電平時(shí)，由于晶體管處于深度飽和狀態(tài)，其輸出電阻即為晶體管的飽和電阻（其值一般很小），因此，此時(shí)具有很好的帶負(fù)載能力——晶體管的集電極電流可以全部用來驅(qū)動負(fù)載。這種情況很簡單，我就不舉例了。

這里的上拉電阻取值應(yīng)該盡量的小，以達(dá)到盡可能高的速度，因?yàn)檫@樣可以減小從低態(tài)到高態(tài)轉(zhuǎn)換的時(shí)間常數(shù)（即上升時(shí)間）。但是，上拉電阻也不能過小——受集電極開路輸出時(shí)的最大吸收電流限制，況且此時(shí)也將會增加直流電源的功率損耗。

一般來說，直流供電源為5V的情況下，TTL門電路的輸出高電平能夠達(dá)到3.5V已經(jīng)算是比較理想的情況了，且對于CMOS來說，只有當(dāng)輸入Vin>3.5V時(shí)才判定輸入為高電平，所以電路設(shè)計(jì)過程中若TTL與CMOS直接相連接，則極有可能會導(dǎo)致電路的誤操作。這時(shí)，采用集電極開路式輸出結(jié)構(gòu)即可有效地解決這個(gè)問題。



碎碎念：對于大部分比較器芯片來說，里面一般都會有一個(gè)集電極開路式輸出結(jié)構(gòu)，且其發(fā)射極接地。此時(shí)，如果將一個(gè)外部上拉電阻連接到所選擇的電壓上，那么輸出端便可以在外接電壓值和地之間轉(zhuǎn)換。

（5）射極跟隨器式輸出（或源極跟隨器式輸出）結(jié)構(gòu)：



剛開始接觸射極跟隨器電路時(shí)，我們也可能會好奇地問：既然輸出電壓近似相等于輸入電壓，為何不直接連一根導(dǎo)線就完事，非要費(fèi)勁在中間加一個(gè)電壓跟隨器？其實(shí)，回答這個(gè)問題的關(guān)鍵點(diǎn)在于：電壓跟隨器放大了輸入信號的功率，并且加強(qiáng)了電路的帶負(fù)載的能力。

但是這樣的結(jié)構(gòu)也是存在問題的，當(dāng)發(fā)射極為容性負(fù)載時(shí)，如果基極電位下降的時(shí)間比發(fā)射極的時(shí)間常數(shù)短時(shí)，則晶體管截止，這樣，便不能高速工作。關(guān)于這個(gè)問題，我曾經(jīng)在一本參考書（忘了作者）上看到一個(gè)比較有效的解決方法，我把原理拓?fù)鋱D畫下來，和網(wǎng)友share一下：



可以看出，這里主要的改進(jìn)就是用PNP晶體管代替發(fā)射極電阻，從而有效地解決了上述問題。

本文小結(jié)：以上主要是以晶體管電路為例來說明情況的，至于CMOS門電路，分析方法大體是一致的。熟悉并掌握這些常用的輸出結(jié)構(gòu)對于設(shè)計(jì)出性能良好的集成電路是大有裨益的。

macmanaman

學(xué)習(xí)了

ningfang

經(jīng)典

ligang22

樓主真厲害。樓主的經(jīng)驗(yàn)真讓人受益匪淺，感謝樓主與大家分享這么寶貴的信息。我覺得eepeople網(wǎng)站上有好多適合樓主和大家的職位 ，比如設(shè)備工程師 、人事經(jīng)理 、汽車電子高級工程師等等，來自世界知名電子企業(yè)，有空大家可以去看看。

kun362779585

好貼；；；

youyou_zh

fafa

spy007868

復(fù)制下來！！！！！！！！！！我自己好好學(xué)習(xí)！！！！！！！！！！！！！！！