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當今飛速發展的電子設計領域，高速化和小型化已經成為一種趨勢，如何在縮小電子系統體積的同時，保持并提高系統的速度與性能成為擺在設計者面前的一個重要課題。EDA技術已經研發出一整套高速PCB和電路板級系統的設計分析工具和方法學，這些技術涵蓋高速電路設計分析的方方面面：靜態時序分析、信號完整性分析、EMI/EMC設計、地彈反射分析、功率分析以及高速布線器。同時還包括信號完整性驗證和Sign-Off，設計空間探測、互聯規劃、電氣規則約束的互聯綜合，以及專家系統等技術方法的提出也為高效率更好地解決信號完整性問題提供了可能。這里將討論分析信號完整性問題中的信號串擾及其控制的方法。 串擾信號產生的機理 串擾是指一個信號在傳輸通道上傳輸時，因電磁耦合而對相鄰的傳輸線產生不期望的影響，在被干擾信號表現為被注入了一定的耦合電壓和耦合電流。過大的串擾可能引起電路的誤觸發，導致系統無法正常工作。如圖1的電路，AB之間的門電路稱為干擾源網絡(Aggressor Line)，CD之間的門電路稱為被干擾源網絡(Victim Line)。只要干擾源一改變狀態，我們就可以觀察到受害源處的脈沖串擾。 圖1 串擾的干擾源網絡和被干擾網絡 信號在傳輸通道上傳輸對相鄰的傳輸線上引起兩類不同的噪聲信號：容性耦合信號與感性耦合信號，如圖2、圖3所示。容性耦合是由于干擾源(Aggressor)上的電壓(Vs)變化在被干擾對象(Victim)上引起感應電流(i)通過互容Cm而導致的電磁干擾，而感性耦合則是由于干擾源上的電流(Is)變化產生的磁場在被干擾對象上引起感應電壓(V)通過互感(Lm)而導致的電磁干擾。 圖2 電容耦合示意圖 圖3 電感耦合示意圖 串擾的幾個重要特性分析 電流流向對串擾的影響 串擾是具有方向的，其波形是電流方向的函數，這里我們來看兩種情況下的信號仿真。第一種情況是干擾源線網與被干擾對象線網的電流流向相同，第二種情況是干擾源線網與被干擾對象線網的電流流向相反(即位于B點的為驅動源，而位于A點的為負載)。AB和CD線網都加入20MHz的信號，表1給出了遠端D點的串擾峰值，串擾的波形仿真結果如圖4所示。 表1 電流流向不同時的串擾峰值 由仿真結果可知，電流流向為反向時的遠端串擾峰值(357.6mm)要大于電流流向為同向時的遠端口串擾峰值(260.5)。同時由圖4可以看到，當干擾源的電流流向改變后，被干擾源的串擾極性也改變了。這說明串擾的大小和極性與相應干擾源上信號的電流流向有關的。 (a)電流為同向時的串擾波形 (b)電流為反向時的串擾波形 圖4 電流流向對峰值的影響 遠端D點串擾一般大于近端C點串擾，因此在串擾抑制中，D點的遠端串擾通常被作為考察線網峰值串擾電壓大小的重點考慮的因素。 信號源頻率與邊緣翻轉速率 干擾源信號頻率越高，被干擾對象上的串擾幅值越大，我們對圖1中干擾源網絡AB上的信號頻率f1分別取不同頻率值時，對被干擾對象上的串擾進行了仿真，仿真結果見表2，信號頻率不同時的串擾波形見圖5，標記為“1”、“2”箭頭所指的波形頻率分別為“500MHz”、“100MHz”。 表2 干擾源頻率取不同值時的串擾峰值 由仿真結果可見，被干擾對象上的串擾電壓與干擾源信號的頻率取值成正比，當干擾源頻率大100MHz時，必須采取必要的措施來抑制串擾。同時，由圖5還可以看出，當干擾源頻率大到500MHz時的波形，明顯看出被干擾對象的近端C點的串擾已經大于其遠端D點的串擾，這說明此時容性耦合已經超過感性耦合而成為主要的干擾因素，這種情況下不但要處理好遠端串擾，而且需要謹慎處理經常容易被忽略的近端串擾。 另外，我們來分析另一項對串擾影響極大的因素，它就是信號的邊緣翻轉速率，在數字電路中，除了信號頻率對串擾有較大影響外，信號的邊緣翻轉速率(上升沿和下降沿)對串擾的影響更大，邊沿變化越快，串擾越大。由于在現代高速數字電路的設計中，具有較大的邊緣翻轉速率的器件的應用越來越廣泛，因此對于這類器件，即使其信號頻率不高，在布線時也應認真對待以防止過大的串擾產生。 (a)被干擾對象的還端串擾波形 (b)被干擾對象的遠端串擾波形 圖5 信號頻率不同時的串擾波形 (a)被干擾對象的還端串擾波形 (b)被干擾對象的遠端串擾波形 圖6 為兩線間距P和平行長度L取不同值時串擾波形 線間距P與兩線平行長度L對串擾大小的影響 對于圖1所示的兩線系統，我們進行了三種情況的仿真(線網AB上的信號頻率均為100MHz)仿真結果見表3，及圖6.：第一種情況是在兩線間距和平行長度不變的條件下，探測被干擾對象的串擾(標記“1”)；第二種情況是在兩線平行長度不變的前提下，將兩線間距增加到10mils，然后探測被干擾對象的串擾標記“2”；第三種情況是在兩線間距不變的條件下，將兩線的平行長度增加到2.6inches標記“3”，然后探測被干擾對象的串擾。由仿真結果可見，當兩線的間距拉大時(P由5mils變為10mils)，串擾明顯地減小了，而當兩線的平行長度加長時(L由1.3inches變為2.6inches)，串擾顯著增大了。 由此可知，串擾電壓的大小與兩線的間距成反比，而與兩線的平行長度成正比，但卻不是完全的倍數關系。當布線空間較小或布線密度較大時，在實際高速電路中進行布線時，為防止高頻信號線對與其相鄰的信號線的串擾可能會導致門級的誤觸發，在布線資源允許的條件下，應近可能地拉開線間距(差分線除外)并減小兩根或多根信號線的平行長度，必要時可采用固定最大平行長度推擠的布線方式(也稱jog式走線)，這樣既可以節省緊張的布線資源，又可以有效地抑制串擾，走線示意圖如圖7所示。 圖7 jog式走線 表3 兩線間距P和平行長度L取不同值時的串擾峰值 地平面對串擾的影響 多層PCB板一般都包括若干個信號層和若干個電源層，多個信號層和電源層是通過疊放順序來構成標準的微帶傳輸線和帶狀傳輸線。與微帶傳輸線和帶狀傳輸線相鄰的一般都有一個電源平面，相應信號層與電源層之間是用電介質填充的。這個電介質層的厚度是影響傳輸線特性阻抗的重要因素，當它變厚時，傳輸線特性阻抗變大，當它變薄時，傳輸線特性阻抗變小。 傳輸線與地平面之間的電介質層的厚度對串擾的影響很大，對于同一布線結構，當電介質層的厚度增大一倍時，串擾明顯加大。同時，對于同樣的電介質層厚度，帶狀傳輸線的串擾要小于微帶傳輸線的串擾，由此可知，地平面對不同結構的傳輸線的影響也是不同的。因此在高速PCB布線時，使用帶狀傳輸線比使用微帶傳獲得更好的串擾抑制效果。 串擾的控制 要消除串擾是不可能的，我們只能將串擾控制在可以容忍的范圍內。因此我們在進行PCB設計時可以采取下列辦法： ①如果布線空間允許的話，增加線與線之間的間距；②計疊層時，在滿足阻抗要求的條件下，減少信號層與地層之間的高度；③把關鍵的高速信號設計成差分線對，如高速系統時鐘；④如果兩個信號層是鄰近的，布線時按正交方向進行布線，以減少層與層之間的耦合；⑤將高速信號線設計成帶狀線或嵌入式微帶線；⑥走線時，減少并行線長度，可以以jog方式布線；⑦在滿足系統設計要求的情況下，盡量使用低速器件。 |
