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在30多年的半導體制造歷史上，最大的一個挑戰就是跟上1965年摩爾做出的預測，即集成電路中的晶體管數目每兩年翻一番。
為了實現這個目的，IC尺寸越來越大，而特征尺寸越來越小。有兩個方法來減小特征尺寸，一是減小用來刻印特征到晶圓的激光器波長，一是調整成像設備的數值孔徑，使得晶圓上的成像更加清晰。
但是當特征尺寸低于光源波長時，從248nm的光刻工具開始情況有了改變。當尺寸小于激光波長時，圖像開始失真，難于光刻。另外，有時臨近圖像還會變形。
而更小波長的研發卻停滯于193nm，很多人在研究超紫外線（EUV）試圖擴展193nm光刻的能力。目前，EUV離就緒還有5到15年的時間。
事實上，由于成本，EUV可能永遠不會就緒。光刻的所有決定最終都歸結到成本，業界還沒法在適當的成本下推出這樣的精度。
除了波長，關于精度的另一個因素就是光刻工具的數值孔徑（NA）。一個通用的提高NA的方法是利用水來做浸液式光刻。
從光刻的角度看設計的難度，光刻師將特征尺寸代入一個公式：波長/NA=k1，此處k1是比例后的精度，也是光刻難易程度的一個表征。k1越大，光刻就越容易，k1越小，光刻就越難。浸液式光刻可以可以使NA大于1，但是還是會碰到困難，所以提高精度必須采用低k1的方式。
設計過程中低的k1就代表光刻越難，光刻對一些設計細節變得越來越敏感，所以在設計時必須制定很多限制條件，而現在的設計規則變得很復雜和繁復，設計者想要得到一個完美結果很困難。
最近幾年的設計都會很受限，因為激光波長的減低在未來3到4年不會發生，采用浸液式光刻來提高數值孔徑也已經很充分了，所以接下來幾年都會繼續使用193nm。想要降低特征尺寸，只能折衷設計。
同時，設計規則也很脆弱，它們對設計者來講變得不再易于配置和遵循，所以在過去的5年里規則表很明顯沒有完全被依照。
那么該怎么辦呢？要保證光刻師建立一個良好的設計規則表。并不一定要設計師成為光刻專家，也不一定要光刻師成為設計專家，但是主要的工作方向還是要健全光刻仿真，光刻師將他們的所知放入工具，而設計師可以利用這些數據，以此來分析光刻的難易程度。
建立這樣的工具時最大的問題是工序問題。設計者需要在光刻制程確定制程節點前就布局標準單元，確定布局布線工具。比如你在用3年前TSMC提供的制程做設計，對于32nm，你必須在光刻到位前就開始設計，但是光刻制程能否在兩年內到位是個問題，這個問題就會在生產開始前影響到設計流程。
事實上，隨著45nm制程的推出，代工廠對于塊cmos制程開始推薦限制性設計工具（RDR），要求采用先進的低功耗設計技術和設計為生產（DFM：design-for-manufacturing）工具，一些代工廠還推薦設計者采用概率分析工具，比如統計靜態時序分析和統計功耗分析等來減低時序和功耗問題。
很明顯，RDR的日子已經來到。
對于仿真技術也有一些問題要解決：你如何確保你仿真的是正確的東西？你如何確保輸入參數就是你想要仿真的參數？對于光刻仿真OPC的供應商來講，挑戰在于如何利用光刻信息，它們是仿真成功的源泉。
在研究光刻對IC設計影響的原因以及繼續縮減晶體管特征尺寸時，工程師或者降低光刻采用的激光器的波長或者增加成像工具的數值孔徑。如本文的第一部分所述。
因此，半導體制造商不斷減小激光的波長，從1980年的436nm到2001年直至目前的193nm。但是在248nm時，隨著圖形（patterning）開始低于光源的波長，這引起圖像失真和其它一些相關問題。
但是，波長的縮短停留在了193nm，雖然已經有很多關于EUV光刻的研究想要來擴展目前的技術，但是據估計EUV在未來5到15年還不會就緒。
第二個提高特征尺寸可刻性的方法是增加光刻成像工具的數值孔徑以及采用浸液式光刻。
第三個縮減特征尺寸的方法是目前半導體制造采用的兩次圖形曝光。這個方法雖然可以縮減尺寸，但是需要兩次通過掃描器，將一個圖形對半分為兩個掩模。
兩次圖形曝光是可以有效倍增光刻間距的精度提高技術（RET），它被認為是在當前工具情況下將193nm浸液式光刻應用于32nm制程節點的主要方法，也是未來走向
EUV光刻技術的橋梁。
但是兩次圖形曝光有層疊限制，當將掩模對分時會有OPC問題，這會使得某些特征實現很困難。雖然有這些挑戰，但是刻印的瓶頸對于圖形來講并不存在。因為兩次曝光包含兩次蝕刻，所以有一部分難度轉移到了蝕刻和薄膜上。
因此，設計者、EDA公司、scanner供應商、芯片制造商以及設備提供商需要多方展開合作，通過EDA公司和設備提供商的合作，光刻仿真就被看作是解決從設計到制造問題的一個解決方法。EDA公司不僅僅只關注設計，還要考慮后期流片的問題。
關鍵問題是如何使得EDA工具完全明白制造的問題。各種工具的融合從65nm開始，還將隨著分析和合并的需要一直到32nm流程。
隨著光刻仿真的挑戰，兩次圖形曝光對半導體行業設計方面的影響還不清楚，有些會比較明顯，比如層的分解。目前已經有6層的兩次圖形曝光制程。明年預計這個問題會更加清晰一些。
另一個影響現今設計的問題是光刻引起的電子偏差現象以及與壓力相關的系統缺陷。在設計方法學中這些數據如何應用以及對時序的影響都還是問題。
另外，光刻引起的電子問題如何到時序和功率泄漏中也正在研究。Cadence和合作伙伴的研究表明如果直接將65nm設計技術移植到45nm，20%的時序關閉，泄漏偏差增加了300%。這不再單單是EDA的問題，設計師需要利用制造的數據以便于更好地設計芯片。
對于45nm以及更小的16nm，諸如基于模型的化學物質平面化（CMP）等問題需要找到新的方案。應力問題也需要被關注。對于P或者N溝道器件應力對參數的影響很明顯。
Synopsys對此在開發一個叫“虛擬制造環境”，它采用了光刻仿真技術并集成了對最終圖形定義的蝕刻。這個環境考慮到了熱制程、移植等問題，它不僅僅是光刻的仿真，還力圖將仿真反饋到方法學中。Synopsys認為從制造反饋到設計的消息越多，一個設計的穩健程度就越大。
總之，業界為了趕上摩爾定律的預測而不斷開發新技術，這使得以前很少合作的人們走到了一起。 |
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發表于 2010-9-21 10:56:02
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