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布局前的準(zhǔn)備: 1 查看捕捉點(diǎn)設(shè)置是否正確.08工藝為0.1,06工藝為0.05,05工藝為0.025. 2 Cell名稱不能以數(shù)字開(kāi)頭.否則無(wú)法做DRACULA檢查. 3 布局前考慮好出PIN的方向和位置 4 布局前分析電路，完成同一功能的MOS管畫(huà)在一起 5 對(duì)兩層金屬走向預(yù)先訂好。一個(gè)圖中柵的走向盡量一致，不要有橫有豎。 布局時(shí)注意: 6 更改原理圖后一定記得check and save 7 完成每個(gè)cell后要?dú)w原點(diǎn) 8 DEVICE的個(gè)數(shù)是否和原理圖一至；各DEVICE的尺寸是否和原理圖一至。一般在拿到原理圖之后，會(huì)對(duì)布局有大概的規(guī)劃，先畫(huà)DEVICE，再連線。畫(huà)DEVICE后從EXTRACTED中看參數(shù)檢驗(yàn)對(duì)錯(cuò)。 9 如果一個(gè)cell調(diào)用其它c(diǎn)ell，被調(diào)用的cell的vssx,vddx,vssb,vddb如果沒(méi)有和外層cell連起來(lái)，要打上PIN,否則通不過(guò)diva檢查.最好在布局低層cell時(shí)就連起來(lái)。 10 盡量用最上層金屬接出PIN。 11 接出去的線拉到cell邊緣,布局時(shí)記得留出走線空間. 12 金屬連線不宜過(guò)長(zhǎng)； 13 電容一般最后畫(huà)，在空檔處拼湊。 14 小尺寸的mos管孔可以少打一點(diǎn). 15 LABEL標(biāo)識(shí)元件時(shí)不要用y0層，GDS文件不認(rèn)。 16 管子的溝道上不要走線 17 電容上下級(jí)板的電壓注意要均勻分布；電容的長(zhǎng)寬不宜相差過(guò)大。可以多個(gè)電阻并聯(lián). 18 多晶硅不能兩端都打孔連接金屬。 19 一般打孔最少打兩個(gè) 20 薄氧化層是否有對(duì)應(yīng)的植入層 21 金屬連接孔可以嵌在diffusion的孔中間. 22 兩段金屬連接處重疊的地方注意金屬線最小寬度 23 連線接頭處一定要重疊，畫(huà)的時(shí)候?qū)⒃搮^(qū)域放大可避免此錯(cuò)誤。 24 擺放各個(gè)小CELL時(shí)注意不要擠得太近，沒(méi)有留出走線空間。最后線只能從DEVICE上跨過(guò)去。 25 Text2,y0層只是用來(lái)做檢查或標(biāo)志用,不用于光刻制造. 26 芯片內(nèi)部的電源線/地線和ESD上的電源線/地線分開(kāi)接。 27 Pad的pass窗口的尺寸畫(huà)成整數(shù). 28 連接Esd電路的線不能斷，如果改變走向不要換金屬層 29 關(guān)于匹配電路，放大電路不需要和下面的電流源匹配。什么是匹配？使需要匹配的管子所處的光刻環(huán)境一樣。 匹配分為橫向，縱向，和中心匹配。 1221為縱向匹配，12為中心匹配（把上方1轉(zhuǎn)到下方1時(shí)，上方2也達(dá)到下方2位置） 21 中心匹配最佳。 30 尺寸非常小的匹配管子對(duì)匹配畫(huà)法要求不嚴(yán)格.4個(gè)以上的匹配管子,局部和整體都匹配的匹配方式最佳. 31 關(guān)于powermos ① powermos一般接pin，要用足夠?qū)挼慕饘倬�接，最好把整個(gè)powermos覆蓋 ② 幾種縮小面積的畫(huà)法。 32 金屬層dummy要和金屬走向一致，即如果M2橫走，M2的dummy也是橫走向 33 低層cell的pin,label等要整齊.不要?jiǎng)h掉以備后用. 出錯(cuò)檢查: 34 DEVICE的各端是否都有連線；連線是否正確； 35 完成布局檢查時(shí)要查看每個(gè)接線的地方是否都有連線，特別注意VSSX，VDDX 36 查線時(shí)用SHOTS將線高亮顯示，便于找出可以合并或是縮短距離的金屬線。 37 多個(gè)電阻（大于兩根）打上DUMMY。保證每根電阻在光刻時(shí)所處的環(huán)境一樣，最外面的電阻的NPIM層要超出EPOLY2 0.55 um，即兩根電阻間距的一半。 38 無(wú)關(guān)的MOS管的THIN要斷開(kāi)，不要連在一起 39 并聯(lián)的管子注意漏源合并，不要連錯(cuò)線。一個(gè)管子的源端是另一個(gè)管子的漏端 40 做DRAC檢查時(shí)最上層的pin的名稱用text2標(biāo)識(shí)。Text2的名稱要和該pin的名稱一樣. 41 大CELL不要做DIVA檢查,用DRACULE. 42 消除電阻dummy的lvs報(bào)錯(cuò)，把nimp和RPdummy層移到最邊緣的電阻，不要覆蓋dummy 節(jié)省面積的途徑 43 電源線下面可以畫(huà)有器件.節(jié)省面積. 44 電阻上面可以走線，畫(huà)電阻的區(qū)域可以充分利用。 45 電阻的長(zhǎng)度畫(huà)越長(zhǎng)越省面積。 46 走線時(shí)金屬線寬走最小可以節(jié)省面積.并不需要走孔的寬度. 47 做新版本的layout圖時(shí)，舊圖保存，不要改動(dòng)或刪除。減小面積時(shí)如果低層CELL的線有與外層CELL相連，可以從更改連線入手，減小走線面積。 48 版圖中面積被device，device的間隔和走線空間分割。減小面積一般從走線空間入手，更改FLOORPLAN 專業(yè)PCB、電子、單片機(jī)技術(shù)實(shí)訓(xùn)，歡迎交流群 3445885702 |
