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Cadence全系列數字設計工具套件通過RTL-to-Signoff流程大幅提升設計效率 楷登電子（美國 Cadence 公司）與中芯國際（SMIC）公司今天宣布共同發布28納米參考設計流程，該參考設計集成了Cadence數字產品和低功耗設計的全系列工具和方案。（PPA）指標的設計，同時幫助開發團隊提高芯片設計的工作效率，該參考設計流程是SMIC在28nm工藝上的基于IEEE1801低功耗設計和驗證標準的RTL-to-Signoff流程。使系統芯片（SoC）開發人員能夠交付達到最佳功耗、性能和面積縮短上市時間，以滿足計算機、消費電子、網絡及無線產品市場對系統越來越苛刻的需求。 Cadence工具提供了從RTL-to-Signoff全流程的綜合技術支持： • 關于Innovus 設計實現系統：下一代物理設計實現解決方案基于大規模并行架構，使SoC開發人員能夠在加速上市時間的同時交付最佳功耗、性能和面積（PPA）指標的的設計。同時，Innovus提供了在28納米工藝上的關鍵技術，支持平面布局規劃、布局布線，具備完善整合的顏色/Pin腳存取/變異性感知的時序收斂、時鐘樹和功耗最優化。 • Tempus時序簽收工具：一款完整的時序分析工具，基于大規模并行處理架構和物理感知時序優化，幫助客戶顯著減少了時序簽收收斂與分析的時間，同時提供硅-精確性時序和信號完整性分析，以確保在芯片投片后的運行。 • Voltus IC電源完整性解決方案：全芯片、模塊級電源簽收工具，提供精確、快速和高容量的分析和優化技術，使開發者能夠糾錯、驗證和修正芯片電源消耗、IR壓降、具備晶體管級的電遷移和電流電阻壓降分析技術（EMIR），加速IC電源簽收和整體設計時序收斂。 • Voltus-Fi定制型電源完整性解決方案：SPICE級精度、晶體管級工具，用以分析和簽收模擬、存儲器和定制化數字IP模塊，在協助運行Voltus IC 電源完整性解決方案進行SoC電源簽收時，為晶體管級模塊產生高精度的IP層級電源網格模型。 • Conformal 低功耗驗證解決方案：為設計低功耗設計意圖的定義和驗證提供解決方案，提供全芯片驗證的低功耗設計 • Genus綜合解決方案：下一代RTL綜合和物理綜合引擎，顯著的改善了RTL開發者的效率難題，可將綜合運轉時間提升5倍，并且線性擴展至1千萬單元規模。 • Quantus QRC萃取方案：下一代寄生參數提取工具，經過量產認證并可提供更快的單角和多角萃取的運行時間，以及晶圓代工廠黃金數據的最佳精度。 • Cadence物理驗證系統（PVS）：該解決方案支持全芯片和in-design簽收。PVS與Virtuoso® Custom IC平臺、Innovus設計實現系統和Quantus QRC萃取方案緊密結合在一起，將顯著減少迭代次數并以最短的時間進行投片。 • Cadence CMP Predictor: 使用基于模型的方法精確的預測多層厚度和制造工藝變異的不確定性，使用高度精確的、基于模型的方法查找潛在熱點區域。 • Cadence光刻物理分析器(LPA): 在很短的時間內檢測出由傳統DRC檢查遺漏的可制造性問題，從而滿足基于OPC和光刻模擬的解決方案的要求。它能快速準確地證明系統可制造性變化，幫助設計師在物理實施階段提高成品率。 “我們與 Cadence 密切合作開發參考流程，幫助我們的客戶加快其差異化的低功耗、高性能芯片的設計，”中芯國際設計服務中心資深副總裁湯天申博士表示，“Cadence創新的數字實現工具與中芯國際28納米工藝的緊密結合，能夠幫助設計團隊將28納米設計達到更低的功耗以及更快的量產化。” “Cadence 與 SMIC 的合作將幫助我們共同的客戶更快的應用Cadence數字實現和Signoff工具的先進套件，達到最佳的功耗和設計收斂的快速路徑，” Cadence公司資深副總裁、數字與簽核及系統驗證事業群總經理Anirudh Devgan博士表示，“經過優化的設計流程，將幫助開發者更好的應用這些創新技術，以達到SMIC 28納米工藝上的最佳PPA。” |
