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作者：一博科技SI工程師 張吉權(quán) 摘要：信號(hào)在媒質(zhì)中傳播時(shí)，其傳播速度受信號(hào)載體以及周圍媒質(zhì)屬性決定。在PCB（印刷電路板）中信號(hào)的傳輸速度就與板材DK（介電常數(shù)），信號(hào)模式，信號(hào)線與信號(hào)線間耦合以及繞線方式等有關(guān)。隨著PCB走線信號(hào)速率越來越高，對(duì)時(shí)序要求較高的源同步信號(hào)的時(shí)序裕量越來越少，因此在PCB設(shè)計(jì)階段準(zhǔn)確知道PCB走線對(duì)信號(hào)時(shí)延的影響變的尤為重要。本文基于仿真分析DK，串?dāng)_，過孔,蛇形繞線等因素對(duì)信號(hào)時(shí)延的影響。 1.引言 信號(hào)要能正常工作都必須滿足一定的時(shí)序要求，隨著信號(hào)速率升高，數(shù)字信號(hào)的發(fā)展經(jīng)歷了從共同步時(shí)鐘到源同步時(shí)鐘以及串行（serdes）信號(hào)。在當(dāng)今的消費(fèi)類電子，通信服務(wù)器等行業(yè)，源同步和串行信號(hào)占據(jù)了很大的比重。串行信號(hào)比如常見PCIE，SAS，SATA，QPI，SFP+，XUAI，10GBASE-KR等信號(hào)，源同步信號(hào)比如DDR信號(hào)。 串行信號(hào)在發(fā)送端將數(shù)據(jù)信號(hào)和時(shí)鐘（CLK）信號(hào)通過編碼方式一起發(fā)送，在接收端通過時(shí)鐘數(shù)據(jù)恢復(fù)（CDR）得到數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)。由于時(shí)鐘數(shù)據(jù)在同一個(gè)通道傳播，串行信號(hào)對(duì)和對(duì)之間在PCB上傳輸延時(shí)要求較低，主要依靠鎖相環(huán)（PLL）和芯片的時(shí)鐘數(shù)據(jù)恢復(fù)功能。 源同步時(shí)鐘主要是DDR信號(hào)，在DDR設(shè)計(jì)中，DQ（數(shù)據(jù)）信號(hào)參考DQS（數(shù)據(jù)選通）信號(hào)，CMD（命令）信號(hào)和CTL（控制）信號(hào)參考CLK（時(shí)鐘）信號(hào)，由于DQ的速率是CMD&CTL信號(hào)速率2倍，所以DQ信號(hào)和DQS信號(hào)之間的傳輸延時(shí)要求比CMD&CTL和CLK之間的要求更高。目前市場(chǎng)上主流的為DDR1/ DDR2/ DDR3。DDR4預(yù)計(jì)在2015年將成為消費(fèi)類電子的主要設(shè)計(jì)，隨著DDR信號(hào)速率的不斷提高，在DDR4設(shè)計(jì)中特別是DQ和DQS之間傳輸時(shí)延對(duì)設(shè)計(jì)者提出更高的挑戰(zhàn)。 在PCB設(shè)計(jì)的時(shí)候?yàn)榱藭r(shí)序的要求需要對(duì)源同步信號(hào)做一些等長(zhǎng)，一些設(shè)計(jì)工程師忽略了這個(gè)信號(hào)等長(zhǎng)其實(shí)是一個(gè)時(shí)延等長(zhǎng)，或者說是一個(gè)‘時(shí)間等長(zhǎng)’。 2.傳輸時(shí)延簡(jiǎn)介 Time delay又叫時(shí)延(TD)，通常是指電磁信號(hào)或者光信號(hào)通過整個(gè)傳輸介質(zhì)所用的時(shí)間。在傳輸線上的時(shí)延就是指信號(hào)通過整個(gè)傳輸線所用的時(shí)間。 Propagation delay又叫傳播延遲(PD)，通常是指電磁信號(hào)或者光信號(hào)在單位長(zhǎng)度的傳輸介質(zhì)中傳輸?shù)臅r(shí)間延遲，與“傳播速度”成反比例（倒數(shù)）關(guān)系，單位為“Ps/inch”或“s/m”。 從定義中可以看出時(shí)延=傳播延遲*傳輸長(zhǎng)度(L) 其中 v 為傳播速度，單位為inch/ps或m/s c 為真空中的光速（3X108 m/s） εr 為介電常數(shù) PD 為傳播延遲，單位為Ps/inch或s/m TD 為信號(hào)通過長(zhǎng)度為L(zhǎng)的傳輸線所產(chǎn)生的時(shí)延 L為傳輸線長(zhǎng)度，單位為inch或m 從上面公式可以知道，傳播延遲主要取決于介質(zhì)材料的介電常數(shù)，而傳播時(shí)延取決于介質(zhì)材料的介電常數(shù)、傳輸線長(zhǎng)度和傳輸線橫截面的幾何結(jié)構(gòu)（幾何結(jié)構(gòu)決定電場(chǎng)分布，電場(chǎng)分布決定有效介電常數(shù)）。嚴(yán)格來說，不管是延遲還是時(shí)延都取決于導(dǎo)體周圍的有效介電常數(shù)。在微帶線中，有效介電常數(shù)受橫截面的幾何結(jié)構(gòu)影響比較大；而串?dāng)_，其有效介電常數(shù)受奇偶模式的影響較大；不同繞線方式有效介電常數(shù)受其繞線方式的影響。 3.仿真分析過程 3.1 微帶線和帶狀線傳輸時(shí)延 PCB中微帶線是指走線只有一個(gè)參考面，如下圖1；帶狀線是指走線有2個(gè)參考面，如下圖2. 
帶狀線由于電磁場(chǎng)都被束縛在兩個(gè)參考面之間的板材中，所以走線的有效介電常數(shù)為板材的介電常數(shù)。 微帶線會(huì)導(dǎo)致部分電磁場(chǎng)暴露在空氣中，空氣的相對(duì)介電常數(shù)約為1.0006，板材如常規(guī)FR4的介電常數(shù)為4.2，那么微帶線的有效介電常數(shù)在1和4.2之間，可以利用下面的公式計(jì)算微帶線的有效介電常數(shù)【Collins,1992】： εe = (εr +1)/2 + (εr -1)/2（1+12H/W）-1/2 + F -0.217(εr -1)T/√WH 3.1 F = 0.02 (εr -1)（1-W/H）2 (W/H < 1) F= 0 (W/H >1) 3.2 其中，εe 為有效介電常數(shù)， εr 為電路板材料的介電常數(shù)，H為導(dǎo)線高于地平面的高度，W為導(dǎo)線寬度，T為導(dǎo)線厚度。
圖4 微帶線層疊與時(shí)延
圖5 帶狀線層疊和時(shí)延 在圖4和圖5的層疊結(jié)構(gòu)下，1000mil的走線時(shí)延差=179.729ps-147.954ps=31.775ps，可以看出這個(gè)差距是非常大的。在做源同步的DDR同組等長(zhǎng)時(shí)候只考慮物理等長(zhǎng)會(huì)帶來很嚴(yán)重的'時(shí)間不等長(zhǎng)。 3.2 走線和過孔傳輸時(shí)延 在PCB設(shè)計(jì)時(shí)候，經(jīng)常會(huì)遇到走線換層，走線換層必須借助于過孔。但長(zhǎng)度相等的過孔和走線之間的時(shí)延并不相等。過孔的時(shí)延可以用式3.3表示 TD_via=√LC 3.3 其中TD_via表示信號(hào)經(jīng)過過孔的時(shí)延，L表示過孔的寄生電感，C表示過孔的寄生電容。從式3.3可以看出寄生電容和寄生電感都會(huì)導(dǎo)致過孔的傳輸時(shí)延變大。而不同過孔結(jié)構(gòu)寄生參數(shù)也會(huì)發(fā)生改變。下面通過仿真分析過孔時(shí)延和傳輸線時(shí)延時(shí)間的偏差。
圖6 過孔結(jié)構(gòu)及寄生參數(shù) 如圖6所示過孔結(jié)構(gòu)時(shí)延可以根據(jù)式3.3計(jì)算出： TD_via=√LC=sqr（0.4021pf*1326.2pH）=23.1ps 式3.4 由式3.4可以看出，結(jié)構(gòu)如圖6所示過孔的傳輸時(shí)延為23.1ps。而對(duì)于普通FR4板材的微帶線，1.6mm走線傳輸時(shí)延約為11ps，對(duì)于帶狀線約為12.5ps。通過計(jì)算可以看出相同長(zhǎng)度的走線和過孔之間的時(shí)延相差是非常大的。因此對(duì)設(shè)計(jì)工程師來講設(shè)計(jì)的時(shí)候盡量做到以下兩點(diǎn)： 1）需要做等長(zhǎng)的信號(hào)要盡量走同層，換層時(shí)需要注意總的長(zhǎng)度要保持相等并且每層走線都需要等長(zhǎng)。 2） 需要等長(zhǎng)的信號(hào)走相同走線層可以保持過孔的時(shí)延一致,從而消除過孔時(shí)延不一致帶來的影響。 3.3 串?dāng)_對(duì)信號(hào)時(shí)延的影響。 PCB板上線與線的間距很近，走線上的信號(hào)可以通過空間耦合到其相鄰的一些傳輸線上去，這個(gè)過程就叫串?dāng)_。串?dāng)_不僅可以影響到受害線上的電壓幅值，同時(shí)還會(huì)影響到受害線上信號(hào)的傳輸時(shí)延。
圖7 串?dāng)_拓?fù)鋱D 如圖7串?dāng)_拓?fù)鋱D所示,假設(shè)有3根相互耦合的傳輸線，中間的一根線（圖8中D1）為受害線，兩邊的線（圖8中D0&D2）為攻擊線。仿真中所加的激勵(lì)源為圖8所示，分為三種情況： 1，假設(shè)兩邊的攻擊線中沒有信號(hào)，即不存在串?dāng)_，此種情況作為參考基準(zhǔn)線（Reference）； 2，假設(shè)攻擊線和受害線切換狀態(tài)一致，此種情況為偶模（Even Mode） 3，假設(shè)攻擊線和受害線切換狀態(tài)相反，此種情況為奇模（Odd Mode）
圖8 串?dāng)_仿真中激勵(lì) 奇偶模式空間電磁場(chǎng)分布（如圖9&圖10所示）不同，從而導(dǎo)致了傳輸線周圍的有效介質(zhì)電常數(shù)不同，有效介電常數(shù)的不同最終帶來了在不同激勵(lì)源的情況下信號(hào)傳播速度不同。
圖9 奇模電磁場(chǎng)分布 圖10 偶模電磁場(chǎng)分布 仿真結(jié)果如下圖11所示，其中藍(lán)色為第一種激勵(lì)所對(duì)應(yīng)的參考基準(zhǔn)線，其周圍沒有其它信號(hào)線的影響；紅色線為第二種激勵(lì)所對(duì)應(yīng)的接收端波形；綠色為第三中情況所對(duì)應(yīng)的接收端波形。綠色波形最早到達(dá)接收端，而紅色的波形最后到達(dá)接收端，是由于奇模的傳輸速度比偶模塊。
圖11 串?dāng)_仿真結(jié)果 從上面的仿真結(jié)果可以看出信號(hào)線周圍的攻擊線會(huì)對(duì)信號(hào)線的傳輸時(shí)延到來影響，如果設(shè)計(jì)處理不當(dāng)，導(dǎo)致傳輸時(shí)延偏差較大最終會(huì)導(dǎo)致系統(tǒng)工作不穩(wěn)定。在設(shè)計(jì)的時(shí)候要盡量減小這種影響，可以從以下幾點(diǎn)考慮： 1，拉大線間距。線間距越大，相鄰走線間的影響就越小，走線間距盡量滿足3W原則。 2，使耦合長(zhǎng)度盡量短。相鄰傳輸線平行走線長(zhǎng)度越長(zhǎng)串?dāng)_越大，走線時(shí)候盡量減小相鄰線平行走線長(zhǎng)度；對(duì)于相鄰層走線盡量采用相鄰層垂直走線。 3，走線盡量走在帶狀線。微帶線的串?dāng)_相對(duì)帶狀線較大，帶狀線走線可以減小串?dāng)_的影響。 4，保持完整回流平面，避免跨分割，走線和參考面盡量緊耦合。 3.4 繞線方式對(duì)信號(hào)時(shí)延的影響 在PCB設(shè)計(jì)時(shí)候，有些設(shè)計(jì)人員為了滿足等長(zhǎng)要求會(huì)對(duì)走線進(jìn)行繞線，很少有設(shè)計(jì)人員會(huì)考慮到不恰當(dāng)?shù)睦@線也會(huì)影響傳輸線時(shí)延。為了驗(yàn)證繞線對(duì)傳輸線時(shí)延的影響，我們公司信號(hào)完整性團(tuán)隊(duì)（SI組）設(shè)計(jì)出測(cè)試板進(jìn)行實(shí)測(cè)。如下圖12所示，蛇形繞線和參考直線走在相同的走線層，兩者線寬線間距以及物理長(zhǎng)度完全相同，蛇形繞線的局部放大圖如下圖13所示。
圖12 蛇形繞線和參考走線
圖13 蛇形繞線局部放大圖 實(shí)測(cè)結(jié)果如下圖13所示，其中紅色線為參考走線，藍(lán)色的線為蛇形繞線的走線，從結(jié)果可以看出，蛇形繞線的信號(hào)傳輸速度會(huì)比直線參考線的速度要快，兩者相差了13.89ps。這是由于蛇形繞線靠的太近，平行的耦合長(zhǎng)度太長(zhǎng)，信號(hào)在蛇形繞線上的自耦合導(dǎo)致信號(hào)傳播速度較快。
圖13 實(shí)測(cè)結(jié)果 通過3D電磁場(chǎng)仿真軟件也可以看出這種蛇形繞線和直線間傳輸速度不同，如下圖14所示：兩種不同的繞線是物理等長(zhǎng)的，可以看出下面一種繞線方式由于繞線靠的較緊，而且平行耦合長(zhǎng)度也長(zhǎng)，可以看出下面一種繞線方式信號(hào)傳輸?shù)臅?huì)快一點(diǎn)
圖14 仿真結(jié)果 從上面的仿真測(cè)試可以看出，不同繞線方式對(duì)信號(hào)時(shí)延影響還是比較大的，為了減小由于繞線帶來的時(shí)延的影響，可以考慮以下幾點(diǎn)： 1，在PCB設(shè)計(jì)時(shí)候盡量減少不必要的繞線，比如串行信號(hào)差分對(duì)和差分對(duì)之間沒有必要做等長(zhǎng)。 2，增大繞線間間距，盡量滿足單根繞線間距大于5H（H為線到最近參考面的距離），差分繞線大于3H（H為線到最近參考面的距離）。 3，減小繞線間平行走線長(zhǎng)度。 4.小結(jié) 在PCB設(shè)計(jì)時(shí)候要將等長(zhǎng)的設(shè)計(jì)觀念逐步向等時(shí)設(shè)計(jì)轉(zhuǎn)變，在對(duì)時(shí)序或者等長(zhǎng)要求高的設(shè)計(jì)尤其需要注意串?dāng)_，繞線方式，不同層走線，過孔時(shí)延等方面對(duì)時(shí)序的影響。豐富的SI（信號(hào)完整性）知識(shí)和正確的仿真方法可以幫助設(shè)計(jì)去評(píng)估PCB板上的傳輸時(shí)延，從而提高設(shè)計(jì)的質(zhì)量。 |
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