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作者：特權同學 在特權同學的《都是IO弱上拉惹的禍》一文中，提及了Altera的CPLD在初始化時管腳通常會處于弱上拉狀態。在實際示波器采樣來看，就表現在上電初 期IO腳會有一個短暫（當時是持續大約幾百us）的高脈沖。雖然當時遇到的一些閃屏現象在外接一個10K下拉電阻后得到解決，但是近期特權同學又遇上換湯 不換藥的類似問題。有了前車之鑒，問題定位很快。用示波器一采樣，怪哉，在上電初期居然有1.68V左右的高脈沖，和上回唯一的不同是器件更換了，之前是 MAX II家族，而這次是Cyclone III家族。那么他們在上電弱上拉的一些細節上又有怎樣的不同呢。 在同樣的FPGA外部輸出IO腳下拉了10K的電阻，用示波器采樣到上電初期也確實有一個瞬間的高脈沖，這個高脈沖維持了200ms左右，而且電壓值居然 高達1.68V，IO的電平是標準的LVTTL，高電平3.3V，那么1.68V差不多是減半的樣子。由此推斷，此時IO腳上的“弱上拉”好像不“弱”， 應該也在10K左右。推想歸推想，特權同學將外部下拉的10K換成了4.7K，再一測試，閃屏現象雖然有所好轉，但還是沒有完全根除，抓取到上電初期的高 脈沖大約在1V多點。從理論上想，1V肯定不會被認為是TTL的高電平，但是為什么依然出現了高電平而使能背光的一個狀況呢？翻看datasheet，在 圖1所示的VLED on/off一行的高低電壓參數中，2V~5.5V被認為是高電平開啟背光，而低于0.8V被認為是低電平關閉背光。那么處于0.8V~2V之間的兩不管 地帶電平到底又會被認為是開還是關背光呢？實踐告訴我們至少1V時是開背光了（當然也許長期的1V電壓不會得到穩定的背光開啟狀態）。所以，再降低外接下 拉電阻才可能解決問題。 
圖1 于是換成了2K的下拉，和預想的一樣，此時的上電高脈沖在0.55V左右（滿足Off Controller Voltage電壓），完全印證了IO管腳內部上拉10K電阻的初步推斷。關于上電弱上拉，其實特權同學也想到了JTAG的TCK/TMS/***上拉或下拉都用1K電阻也許與此也有一定的關系。此外，在Quartus II的管腳約束中有Weak Pull-Up Resistor一項，原本天真的以為這個選項可以更改IO管腳上電時的弱上拉開啟與否，但是實踐證明不是這樣，至于具體的用法和功能，特權同學也沒有在Handbook中找到，或許這個選項是用于設置IO正常工作期間內部是否進行弱上拉。 其實特權同學在這里不是要再次強調這個所謂的上電弱上拉，而是想提一下數字電路中的電平標準。也就如標題所示，被忽略的硬件常識，至少特權同學近來或者說 一直以來都不太關心這個問題。電平標準，最常見就是TTL和CMOS，他們的異同優劣用不著我費口舌，大家肯定比我清楚。而在前面遇到的問題當中比較有意 思的就是1V這樣即非高電平又非低電平的“懸浮狀態”居然也“被高電平”了。 其實，特權同學還遇到了一個被疏忽的背光使能的問題，所以才需要發點感慨讓自己清醒些。如圖2所示，一顆升壓芯片的電氣特性截圖，需要關心的是Enable Control Input一欄。
圖2 在特權使用的這個升壓電路中，VIN是5V，而使能信號想當然的用FPGA的3.3V TTL電平供過去了（之前有另一顆芯片按這個標準沒有問題的），結果可想而知。出現的狀況是無負載狀態升壓輸出12V很穩定，一旦外接負載則輸出跌落到僅有6V多，最終在圖2的電氣特性中才發現問題。被認為是High Voltage的最低電壓應該是0.7*VIN，對于我的電路就是0.7*5V = 3.5V，而用FPGA的3.3V高電平供過去顯然還沒有“達標”，那么不穩定也就理所當然了。 其實，設計中我們有很多遺漏疏忽的考慮，究其根本原因也許不僅僅是我們看datasheet不夠認真，不太細心。而是由于太多的先入為主的觀念在影響著我們的思維，太多基本的硬件設計常識無形中被我們忽略了。我想，一個優秀的硬件工程師也許不是不犯錯，而是“轉”得快。 |
