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Cadence設計系統公司于2012年9月25日發布了具有一系列新功能的Cadence® OrCAD® 16.6 PCB設計解決方案，用戶定制功能增強，模擬性能提高20%， 使用戶得以更快、更有預見性地創建產品。同時，新型信號集成流引入了更高層次的自動化水平，使得快速設計所需要的預布線拓撲、約束開發和發展的性能導向數字電路模擬具有了更好的可用性和生產率。
科通集團將于11月底在上海、北京、深圳舉辦cadence Allegro 16.6新技術研討會，將為大家帶來最新PCB技術發展趨勢、產品路線圖、技術講解與演示以及使用心得。
歡迎設計工程師踴躍報名，報名地址：
http://www.comtech.com.cn/cn/RegistpageCadence20121022_1.asp
各地研討會結束后，科通集團還將在參會人員中抽獎，獎品為蘋果iPod Touch及大容量移動硬盤！
參與對象：
★ Allegro產品用戶
★ 信號完整性分析工程師
★ 電源仿真及設計工程師
★ EMC仿真及設計工程師
★ PCB設計工程師和管理者
★ 封裝設計工程師和經理
會議主要內容：此次會議除了新技術宣講以外，更增加了互動環節。通過現場與Comtech & Cadence應用工程師和研發工程師的互動，您將了解Allegro 16.6中的最新技術，包括：
★ PCB設計的趨勢（小型化，設計中的IP應用，吉比特接口，協同設計）
★ 庫和設計數據管理問題
★ 信號完整性，電源分布網絡及EMC解決方案
★ FPGA－PCB協同設計能力
★ 設計規劃和布線新技術
★ 深層次解讀PSpice新技術
會議地點安排：
上海
時間： 11月27日周二
地點： 上海展訊豪生酒店 上海市浦東新區祖沖之路2288弄（近申江路）
北京
時間： 11月30日周五
地點： 北京麗亭華苑酒店 北京市海淀區知春路25號（毗鄰北航南門）
深圳
時間： 12月4日 周二
地點： 深圳鴻波酒店 深圳南山區華僑城僑城西街10號
會議日程：
TIMEAGENDA
9:00-9:30 30min Check In
9:30-9:50 20min Welcome Keynote Address
9:50-10:20 30min Cadence PCB Structure/Configuration
10:20-10:35 15min Tea Break
10:35-11:00 25min Capture CIS 16.6 What’s New
11:00-12:00 60min Deep comprehension of PSpice in product design flow and What’s new in 16.6
12:00-13:30 90min Lunch
13:30-14:15 30min FPGA–PCB Co-Design Solution---FSP16.6
14:15-15:15 60min Allegro PCB Designer 16.6 What’s new.
15:15-15:30 15min Tea Break
15:30-16:45 60min SI,PDN,EMC Solution
16:45-17:10 15min Lucky Draw
研討會參會人員數量有限，報名請從速！！
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發表于 2012-10-27 01:14:45
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