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前些天，經(jīng)常看到到某公司采用Gate-first工藝、某公司采用Gate-last工藝的新聞。究竟這兩種工藝是怎么回事，本人確實(shí)不清楚，新聞里也沒(méi)有給個(gè)交代。今天終于看到這篇文章。先轉(zhuǎn)過(guò)來(lái)慢慢看。 --------------------------- 隨著晶體管尺寸的不斷縮小，HKMG（high-k絕緣層+金屬柵極）技術(shù)幾乎已經(jīng)成為45nm以下級(jí)別制程的必備技術(shù)。不過(guò)在制作HKMG結(jié)構(gòu)晶體管的 工藝方面，業(yè)內(nèi)卻存在兩大各自固執(zhí)己見(jiàn)的不同陣營(yíng)，分別是以IBM為代表的Gate-first工藝流派和以Intel為代表的 Gate-last工藝流派，盡管兩大陣營(yíng)均自稱(chēng)只有自己的工藝才是最適合制作HKMG晶體管的技術(shù)，但一般來(lái)說(shuō)使用Gate- first工藝實(shí)現(xiàn)HKMG結(jié)構(gòu)的難點(diǎn)在于如何控制 PMOS管的Vt電壓（門(mén)限電壓）；而Gate-last工藝的難點(diǎn)則在于工藝較復(fù)雜，芯片的管芯密度同等條件下要比Gate-first工藝低，需要設(shè) 計(jì)方積極配合修改電路設(shè)計(jì)才可以達(dá)到與Gate-first工藝相同的管芯密度級(jí)別。 
HKMG實(shí)現(xiàn)工藝的兩大流派： Gate-last陣營(yíng)：目前已經(jīng)表態(tài)支持Gate-last工藝的除了Intel公司之外（從45nm制程開(kāi)始，Intel便一直在制作HKMG晶體管時(shí)使用Gate-last工藝），主要還有芯片代工業(yè)的最大巨頭臺(tái)積電，后者是最近才決定在今年推出的28nm HKMG制程產(chǎn)品中啟用Gate-last工藝。 Gate-first陣營(yíng)：Gate-first工藝方面，支持者主要是以IBM為首的芯片制造技術(shù)聯(lián)盟 Fishkill Alliance的所屬成員，包括IBM、英飛凌、NEC、GlobalFoundries、三星、意法半導(dǎo)體以及東芝等公司。盡管該聯(lián)盟目前還沒(méi)有正式推出基于HKMG技術(shù)的芯片產(chǎn)品，但這些公司計(jì)劃至少在32/28nm HKMG級(jí)別制程中會(huì)繼續(xù)使用Gate-first工藝。不過(guò)最近有消息傳來(lái)稱(chēng)聯(lián)盟中的成員三星則已經(jīng)在秘密研制Gate-last工藝。另外，臺(tái)灣聯(lián)電公司的HKMG工藝方案則較為特殊，在制作NMOS管的HKMG結(jié)構(gòu)時(shí)，他們使用Gate-first工藝，而制作PMOS管時(shí)，他們則會(huì)使用Gate-last工藝。 HKMG的優(yōu)勢(shì)和缺點(diǎn)： 優(yōu)勢(shì)：不管使用Gate-first和Gate-last哪一種工藝，制造出的high-k絕緣層對(duì)提升晶體管的性能均有重大的意義。high-k技術(shù)不僅能夠大幅減小柵極的漏電量，而且由于high-k絕緣層的等效氧化物厚度（EOT:equivalent oxide thickness）較薄，因此還能有效降低柵極電容。這樣晶體管的關(guān)鍵尺寸便能得到進(jìn)一步的縮小，而管子的驅(qū)動(dòng)能力也能得到有效的改善。 缺點(diǎn)：不過(guò)采用high-k絕緣層的晶體管與采用硅氧化物絕緣層的晶體管相比，在改善溝道載流子遷移率方面稍有不利。 Gatefirst/Gatelast的優(yōu)缺點(diǎn)差別分析與未來(lái)應(yīng)用狀況： 不過(guò)，采用Gate-first工藝制作HKMG結(jié)構(gòu)時(shí)卻有一些難題需要解決。一些專(zhuān)家認(rèn)為，如果采用Gate-first工藝制作HKMG,那么由于用來(lái)制作high-k絕緣層和制作金屬柵極的材料必須經(jīng)受漏源極退火工步的高溫，因此會(huì)導(dǎo)致PMOS管Vt門(mén)限電壓的上升，這樣便影響了管子的性能。而持不同觀(guān)點(diǎn)的專(zhuān)家，包括GlobalFoundries公司的技術(shù)總監(jiān)John Pellerin等人則強(qiáng)調(diào)，Gate-first工藝不需要電路設(shè)計(jì)方在電路設(shè)計(jì)上做太多更改，而且性能上也完全能夠滿(mǎn)足32/28nm節(jié)點(diǎn)制程的要求。 Pellerin 強(qiáng)調(diào)：“我們肯定會(huì)在28nm節(jié)點(diǎn)制程上使用Gate-first工藝。其原因是我們的客戶(hù)希望在轉(zhuǎn)換到HKMG結(jié)構(gòu)時(shí)能夠盡量避免過(guò)多的設(shè)計(jì)變更。” 而臺(tái)積電的技術(shù)高管蔣尚義則表示，類(lèi)似的難題業(yè)界在20年前便曾經(jīng)經(jīng)歷過(guò)：“當(dāng)時(shí)業(yè)界同樣曾經(jīng)發(fā)現(xiàn)N+摻雜的PMOS柵極材料會(huì)造成Vt電壓較高，這樣業(yè)內(nèi)一些公司便開(kāi)始向溝道中摻雜雜質(zhì)以壓低Vt，結(jié)果卻帶來(lái)了很多副作用，比如造成短通道效應(yīng)更為明顯等等。”而目前使用Gate-first工藝制作 HKMG晶體管的方案的情況則與此非常類(lèi)似，盡管人們可以采用加入上覆層等方式來(lái)改善Gate-first工藝容易造成Vt過(guò)高的問(wèn)題，但是加入上覆層的工藝卻非常復(fù)雜和難于掌握。因此臺(tái)積電干脆選擇轉(zhuǎn)向Gate-last工藝，不過(guò)Gate-last工藝實(shí)施時(shí)如果想保持與Gate-first工藝產(chǎn)品的管芯密度近似，需要設(shè)計(jì)方對(duì)電路Layout進(jìn)行重新設(shè)計(jì)。 專(zhuān)家意見(jiàn)： Gartner公司的半導(dǎo)體產(chǎn)業(yè)分析師Dean Freeman表示：“臺(tái)積電轉(zhuǎn)向Gate-last，說(shuō)明這種工藝在性能方面還是存在一定的優(yōu)越性的。雖然Gate-first工藝制成的產(chǎn)品在管芯密度方面較有優(yōu)勢(shì)，但繼續(xù)應(yīng)用這種工藝一定存在一些臺(tái)積電無(wú)法克服的難題。” 歐洲校際微電子中心組織IMEC負(fù)責(zé)high-k技術(shù)研發(fā)的主管Thomas Hoffmann曾經(jīng)在IEDM2009大會(huì)上指出了Gate-first工藝在性能方面存在的不足，不過(guò)在會(huì)后的一次訪(fǎng)談中，他表示盡管Gate-first存在一些性能方面的缺點(diǎn)，但是對(duì)一部分對(duì)性能并不十分敏感的第功耗器件還是能夠滿(mǎn)足要求的。 他表示：“對(duì)瑞薩等開(kāi)發(fā)低功耗器件的公司而言，也許Gate-first工藝是目前較好的選擇。這類(lèi)器件一般對(duì)Vt值和管子的性能并沒(méi)有太高的要求。不過(guò)當(dāng)產(chǎn)品的制程節(jié)點(diǎn)發(fā)展到28nm以上級(jí)別時(shí)，這些公司便需要轉(zhuǎn)向Gate-last。”不過(guò)”對(duì)以追求性能為主的廠(chǎng)商而言，Gate-last則是必然之選。IBM的產(chǎn)品顯然屬于這種類(lèi)型，所以我認(rèn)為如果他們不使用Gate-last的話(huà)，就必須在如何降低Vt的問(wèn)題上想出好辦法。當(dāng)然這種方案的復(fù)雜性會(huì)更大，而且還有可能會(huì)影響到產(chǎn)品的良率。而最終他們也有可能會(huì)倒向Gate-last工藝，這就是IBM Fishkill生產(chǎn)技術(shù)聯(lián)盟中的伙伴感到擔(dān)心的地方。“ Gate-first工藝控制管子門(mén)限電壓的方案和難點(diǎn)所在：上覆層（Cap layer）： 據(jù)Hoffmann介紹，盡管在Gate-last工藝中，制造商在蝕刻和化學(xué)拋光（CMP）工步會(huì)遇到一些難題，但是Gate-first工藝也并非省油的燈。如前所述，目前Gate-first工藝雖然不好控制Vt，但也不是完全沒(méi)有辦法，其主要的手段是通過(guò)設(shè)置 一定厚度的high-k絕緣體上覆層（cap layer）來(lái)實(shí)現(xiàn)，這種方案需要在high-k層的上下位置沉積氧化物薄層。比如在NMOS管中，便需要在high-k層的上部沉積一層厚度小于1nm 的 La2O3薄層，以達(dá)到調(diào)整Vt電壓的目的；而在PMOS管中，則需要通過(guò)蝕刻工步將這一層薄層去掉，換成 Al2O3材質(zhì)的薄層，這樣便需要復(fù)雜的工藝來(lái)控制如何在PMOS管中將這一薄層去掉而不影響到NMOS的上覆層。
他表示：“NMOS管的上覆層需要采用La2O3材料制作，而PMOS管則需要用Al2O3來(lái)制作上覆層，這樣就需要在NMOS管的上覆層上覆蓋一層光阻膠，然后再用顯影+蝕刻方式去掉沉積在PMOS管中的La2O3，不過(guò)處理完成之后要除去覆蓋在厚度小于1nm的La2O3 上覆層上的光阻膠時(shí)，由于上覆層的厚度極薄，因此如果不能小心控制就會(huì)對(duì)上覆層造成一定的損壞，這就要求廠(chǎng)商具備非常高超精密的去膠工藝。” Gate-last的優(yōu)勢(shì)：可自由設(shè)置和調(diào)配柵電極材料的功函數(shù)值，充分控制Vt電壓 ASM公司的外延產(chǎn)品和ALD（原子層淀積）業(yè)務(wù)部經(jīng)理Glen Wilk則表示，業(yè)內(nèi)已經(jīng)就gate-first與gate-last之間在性能、復(fù)雜程度和成本方面的優(yōu)劣對(duì)比爭(zhēng)執(zhí)了許久，“不過(guò)我認(rèn)為隨著產(chǎn)品制程尺寸的進(jìn)一步縮小，gate-last工藝的優(yōu)越性開(kāi)始逐步體現(xiàn)，由于這種工藝的柵極不必經(jīng)受高溫工步，因此廠(chǎng)商可以更加自由地設(shè)置和調(diào)配柵電極材料的功函數(shù)值，并很好地控制住管子的Vt電壓。” Wilk表示，隨著制程尺寸的進(jìn)一步縮小，采用 gate-first工藝的廠(chǎng)商會(huì)發(fā)現(xiàn)“PMOS管的特性越來(lái)越難控制，實(shí)施Gate-first工藝的難度也悅來(lái)越大，因此我認(rèn)為未來(lái)業(yè)界對(duì)gate- last工藝的關(guān)注程度會(huì)越來(lái)越廣泛。”Wilk認(rèn)為，由于gate-last工藝可以很好地控制柵極材料的功函數(shù)，而且還能為PMOS管的溝道提供有利改善溝道載流子流動(dòng)性的硅應(yīng)變力，因此gate-last工藝將非常適合低功耗、高性能產(chǎn)品使用。他表示：“不過(guò)我認(rèn)為內(nèi)存芯片廠(chǎng)商可能在轉(zhuǎn)向gate-last工藝時(shí)的步伐可能會(huì)稍慢一些。他們可能會(huì)在未來(lái)一段時(shí)間內(nèi)繼續(xù)使用gate- first工藝，不過(guò)gate-last工藝顯然有助于提升產(chǎn)品的性能和降低產(chǎn)品的待機(jī)功耗。” 而 Applied Materials公司的CTO Hans Stork則表示，gate-first工藝需要小心對(duì)待用來(lái)控制Vt電壓的上覆層的蝕刻工步，而gate-last工藝則需要在金屬淀積和化學(xué)拋光工步加以注意。“長(zhǎng)遠(yuǎn)地看，我認(rèn)為Gate-last工藝的前景更好一些。”他表示，芯片廠(chǎng)商目前都非常關(guān)注Intel 公司的32nm制程SOC芯片工藝，在這種工藝中，high-k絕緣層的等效氧化物厚度（EOT）為0.95nm。他說(shuō)：“Intel將其32nm gate-last制程SOC芯片產(chǎn)品的應(yīng)用范圍從高性能應(yīng)用市場(chǎng)進(jìn)一步拓展到了低漏電/低電壓應(yīng)用領(lǐng)域，而手機(jī)芯片則正好需要具備這些特性。”客戶(hù)們對(duì) gate-last和gate-first工藝在工函數(shù)控制，成本，產(chǎn)能，良品率等方面的實(shí)際對(duì)比數(shù)據(jù)非常關(guān)注。以至于已經(jīng)有部分手機(jī)芯片廠(chǎng)商如高通等已經(jīng)開(kāi)始要求代工商能為他們提供“能與Intel的產(chǎn)品性能相近”的產(chǎn)品。
在IEDM2009 會(huì)議上，高通公司的高管曾表示他們很支持臺(tái)積電去年七月份宣布將啟用Gate-last工藝的決定。而今年1月份，高通則宣布已經(jīng)與 GlobalFoundries公司簽訂了28nm制程產(chǎn)品的代工協(xié)議。這樣，屆時(shí)人們便有機(jī)會(huì)可以實(shí)際對(duì)比一下分別來(lái)自臺(tái)積電和 GlobalFoundries兩家公司，分別使用gate-last與gate-first兩種工藝制作出的手機(jī)芯片產(chǎn)品在性能方面究竟有多大的區(qū)別。目前，高通公司的40nm制程手機(jī)用處理器類(lèi)屬與高性能芯片，其運(yùn)行頻率達(dá)到了1GHz，不過(guò)其功耗也控制得相當(dāng)好，在谷歌Android智能手機(jī)中有使用這種處理器產(chǎn)品。 Intel公司的制程技術(shù)高管Mark Bohr則表示Intel公司的Atom SOC芯片還需要一年左右的時(shí)間才會(huì)啟用32nm制程工藝。當(dāng)被問(wèn)及應(yīng)用gate-last工藝以后為什么芯片的核心尺寸會(huì)有所增大，是不是由于 gate-last本身的限制，導(dǎo)致更改后的電路設(shè)計(jì)方案管芯密度有所下降的問(wèn)題時(shí)，Bohr表示Intel公司45nm gate-last HKMG制程產(chǎn)品上電路設(shè)計(jì)方案的變動(dòng)并不是由于應(yīng)用了gate-last所導(dǎo)致，而是與當(dāng)時(shí)Intel在45nm制程產(chǎn)品上還在繼續(xù)使用干式光刻技術(shù)有關(guān)。他表示“當(dāng)時(shí)之所以會(huì)采用那種核心面積較大的設(shè)計(jì)規(guī)則，其目的并不是為了滿(mǎn)足Gate-last HKMG工藝的要求，而是要滿(mǎn)足使用干式光刻技術(shù)的要求。”（Intel在45nm制程節(jié)點(diǎn)仍然在使用干式光刻技術(shù)，直到32nm才開(kāi)始使用沉浸式光刻技術(shù)。） HKMG技術(shù)未來(lái)一段時(shí)間內(nèi)的發(fā)展趨勢(shì)： High-k絕緣層的材料選擇方面，包括Intel公司的Bohr在內(nèi)，大家似乎都同意HfO2將在未來(lái)一段時(shí)間內(nèi)繼續(xù)被用作High-K層的材料，業(yè)界近期將繼續(xù)在改良HfO2材料上做文章，部分廠(chǎng)商可能還會(huì)考慮往HfO2層中添加一些特殊的材料，但他們近期不會(huì)把主要的精力放在開(kāi)發(fā)介電常數(shù)更高的材料方面。
另外，有部分廠(chǎng)商的主要精力則會(huì)放在如何減小High-k層下面的SiO2界面層（IL）的厚度方面，其目標(biāo)是在 High-k絕緣層的等效氧化物厚度為10埃時(shí)能把這種界面層的厚度降低到5埃左右。Sematech公司負(fù)責(zé)High-k項(xiàng)目研究的高管Paul Kirsch表示：“業(yè)內(nèi)現(xiàn)在考慮較多的主要是如何進(jìn)一步優(yōu)化HfO2材料，而不是再花上五年去開(kāi)發(fā)一種新的High-k材料。從開(kāi)發(fā)時(shí)間要求和有效性要求方面考慮，目前最有意義的思路是考慮如何消除SiO2界面層和改善High-K絕緣層的介電常數(shù)值。” Gatefirst在如何有效消除SiO2界面層（ZIL）方面的優(yōu)勢(shì)及各方評(píng)述： 消除SiO2界面層方面，在去年12月份舉辦的IEDM會(huì)議上，科學(xué)家們發(fā)布了多篇有關(guān)如何消除SiO2界面層的文章（ZIL:zero interface layer），其中IBM的Fishkill技術(shù)聯(lián)盟也公布了自己的方案，并宣稱(chēng)這種方案將在自己的gate-first 32/28nm制程中使用。 耶魯大學(xué)的T.P. Ma教授表示，ZIL技術(shù)雖然非常吸引人，但通常需要使用高溫工步來(lái)消除SiO2界面層，而gate-first工藝制作的柵極則正好能夠承受這種高溫，所以這項(xiàng)技術(shù)對(duì)采用gate-first工藝的廠(chǎng)商比較有利。他認(rèn)為，按照他的理解，ZIL技術(shù)的實(shí)現(xiàn)需要使用“高溫化學(xué)反應(yīng)”來(lái)有效地去除柵極結(jié)構(gòu)中殘留的SiO2界面層，這樣這項(xiàng)工藝對(duì)使用gate-first工藝的廠(chǎng)家而言實(shí)現(xiàn)起來(lái)難度更小一些，而使用gate-last工藝的廠(chǎng)商則會(huì)盡量避免使用高溫工步。他還表示，IBM和Sematech公司所制出的ZIL結(jié)構(gòu)已經(jīng)能夠在5埃的等效氧化層厚度條件下達(dá)到較好的防漏電性能。
不過(guò)據(jù)Sematech公司的材料與新興科技研發(fā)副總裁Raj Jammy表示，盡管Sematech公司早期的ZIL結(jié)構(gòu)確實(shí)是在gatefirst工藝的基礎(chǔ)上制造出來(lái)的，但是“要制出ZIL未必需要依靠高溫處理工步，而主要是要去掉界面層中的氧離子。”他還強(qiáng)調(diào)不同的情況需要采用不同的熱處理方式來(lái)進(jìn)行處理，才能得到較好的管子參數(shù)。 而另外一篇IMEC的研究報(bào)告則指出，“我們制作ZIF的方法是需要進(jìn)行高溫?zé)崽幚淼模贿^(guò)要生成理想的無(wú)界面層?xùn)艠O結(jié)構(gòu)的方法有很多種，因此未必說(shuō) gatelast工藝就不利于ZIL的制作。”他還表示應(yīng)該可以找到一種方案來(lái)兼顧ZIL與gatelast工藝的優(yōu)點(diǎn)。 另外，在被問(wèn)及對(duì)ZIL技術(shù)的看法時(shí)，Intel高管Bohr回答稱(chēng)：“在我的印象中這種技術(shù)并不是很有效，這主要是由于ZIL結(jié)構(gòu)對(duì)溝道的載流子遷移率有一定的不良影響，而如果我們能夠很好地控制界面層的材料和厚度，管子的性能一樣也可以達(dá)到要求”，他還表示“相比之下，我認(rèn)為我們應(yīng)該努力去改善 High-K絕緣層的材料，并想辦法減小金屬電極的電容。” Gartner 市調(diào)公司的Freeman則表示，從28nm制程節(jié)點(diǎn)開(kāi)始，臺(tái)積電公司與GlobalFoundries之間的HKMG產(chǎn)品由于所用的工藝不同，因此將存在比較明顯的區(qū)別。按照這樣的差別趨勢(shì)發(fā)展下去，一種最終的可能就是IBM和GlobalFoundries會(huì)在22nm制程節(jié)點(diǎn)馬上轉(zhuǎn)向gate- last工藝，而另外一種可能就是由于gatefirst在ZIL方面的優(yōu)勢(shì)被實(shí)際的應(yīng)用證明，而將慢慢處于領(lǐng)先的位置。Freeman還表示：“在 16nm制程節(jié)點(diǎn)，如何控制好管子的界面層，將是至關(guān)重要的。” CNBeta編譯 |
