如何用fpga實(shí)現(xiàn)頻率測量啊？還有begin end的時(shí)序問題

eqgyzgs

這是我的代碼，目的是設(shè)計(jì)一個(gè)同步捕獲的計(jì)數(shù)器用來測頻，大家看看能行嗎

1. always@(posedge clk or negedge rest or negedge softrest)//1s分頻，clk為系統(tǒng)時(shí)鐘，rest硬件復(fù)位，softrest軟件復(fù)位
   
2. if((!rest)||(!softrest)) fre_1Hz<=0;
   
3. else if(fre_1Hz<50000000-1) fre_1Hz<=fre_1Hz+1;
   
4.   else fre_1Hz<=0;
   
5. always@(fre_1Hz)
   
6. if(fre_1Hz==50000000-1) fre_1Hz_flag=1;
   
7. else fre_1Hz_flag=0;
   
8. always@(posedge fre1 or posedge clk negedge rest or negedge softrest)//fre1為捕獲端口
   
9. if((!rest)||(!softrest)) fre_cnt1<=0;
   
10. else if(clk)
    
11.    if(!fre_1Hz_flag) fre_cnt1<=fre_cnt1+1;
    
12.    else
    
13.     begin
    
14.      {fre1buf[4],fre1buf[3],fre1buf[2],fre1buf[1],fre1buf[0]}<={{2'b01,fre_cnt1[24:20],2'b01},{2'b01,fre_cnt1[19:15],2'b01},{2'b01,fre_cnt1[14:10],2'b01},{2'b01,fre_cnt1[9:5],2'b01},{2'b01,fre_cnt1[4:0],2'b01}};//編碼發(fā)送
    
15.      fre_cnt1<=0;//計(jì)數(shù)清零
    
16.     end
    

復(fù)制代碼

我就是第三個(gè)always弄不清楚，編碼是發(fā)生在fre1的上升沿，還是說在clk的上升沿就發(fā)生，計(jì)數(shù)清零又是發(fā)生在什么時(shí)候？我一直都是begin end中的時(shí)序不太明白，begin end中若是有多條語句，則執(zhí)行一次begin end需要的是1個(gè)時(shí)鐘還是多個(gè)時(shí)鐘？

asyou

你等級太低，先看語法吧！

eqgyzgs

asyou 發(fā)表于 2012-8-15 09:30
你等級太低，先看語法吧！

就是因?yàn)榻坛虥]看懂啊...
一．順序塊
順序塊有以下特點(diǎn)：
1) 塊內(nèi)的語句是按順序執(zhí)行的，即只有上面一條語句執(zhí)行完后下面的語句才能執(zhí)行。
2) 每條語句的延遲時(shí)間是相對于前一條語句的仿真時(shí)間而言的。
3) 直到最后一條語句執(zhí)行完，程序流程控制才跳出該語句塊。

沒明確上一條語句執(zhí)行完的標(biāo)志是什么，是電路的建立時(shí)間還是時(shí)鐘，大神解釋一下啊

asyou

eqgyzgs 發(fā)表于 2012-8-15 18:41
就是因?yàn)榻坛虥]看懂啊...
一．順序塊
順序塊有以下特點(diǎn)：

你看教程的時(shí)候把它編譯成RTL，看它的電路就可以了，begin。。。end只是一個(gè)限定關(guān)鍵字而已！

eqgyzgs

asyou 發(fā)表于 2012-8-17 10:09
你看教程的時(shí)候把它編譯成RTL，看它的電路就可以了，begin。。。end只是一個(gè)限定關(guān)鍵字而已！

這個(gè)...還不知道怎么編譯成RTL，才接觸兩個(gè)月，不知道額

daizhi1970

O(∩_∩)O謝謝

whb_fei

做頻率測量，基頻要準(zhǔn)，分頻時(shí)最好不要用計(jì)數(shù)，用鎖相環(huán)最好。。。

ty1932

你之前沒做過其他芯片么？ 比如 51 或者 ARM

ty1932

零基礎(chǔ)學(xué)硬邏輯 會有很多東西你都無法理解的   每個(gè)字都認(rèn)識 就是不知道他在說什么