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如何設(shè)計pcb板的高速電路，主要從以下幾方面來考慮： 時序配合考慮 如今的電子產(chǎn)品大多運行在100 MHz甚至更高的頻率，諸如RAM，CPU，FPGA，ASIC以及隨機邏輯等，所有這些都是對時序要求很強的器件，如果它們之間時序的配合不符合指定要求，那么就很容易導(dǎo)致系統(tǒng)工作紊亂，因此對高速電路設(shè)計應(yīng)該考慮的第一個問題就應(yīng)是時序配合問題。 時序配合主要體現(xiàn)在：信號的建立時間和保持時間違反標準、最小脈寬不符合要求以及系統(tǒng)中有多相時鐘時所造成的相位重疊等。在高速電路設(shè)計中，信號的周期一般只有ns級的寬度，此時要保證時鐘信號與數(shù)據(jù)信號之間做到準確的配合已非易事，再加之器件本身或多或少的會存在各種參數(shù)的漂移、分散等等，就更難以實現(xiàn)不同時序信號之間的相互配合。針對以上所言，對高速電路的設(shè)計首先應(yīng)考慮設(shè)計前的功能仿真驗證，從理論上認真分析各個信號所到之處能否滿足預(yù)期指標。其次是核對時序電路中各器件是否滿足自身的時序要求，對所有涉及到的器件都應(yīng)使用高頻測試儀器認真核對、校驗器件自身的各個參數(shù)。 信號完整性考慮 任何電路設(shè)計之前都應(yīng)考慮到電路設(shè)計完成之后系統(tǒng)中各信號的完整性，即SI（Signal Integrity），也稱為信號質(zhì)量。在高速電路設(shè)計中這一點更加重要，如果事先沒有加以充分考慮，就很容易造成系統(tǒng)中各信號質(zhì)量嚴重受損，或者說信號的完整性很容易就會遭到破壞。下列幾種情況即是在對高速電路設(shè)計中影響信號完整性的幾種表現(xiàn)。 1 信號之間的串繞 串繞的表現(xiàn)形式可由圖2來說明，當一根信號線上有交變的電流通過時，周圍就會產(chǎn)生交變的磁場，而處于交變磁場中的導(dǎo)線則會感應(yīng)出一定的電壓信號，這樣與之相鄰的信號線上就會感應(yīng)出相關(guān)的電壓信號，造成2根信號線相互影響，從而導(dǎo)致導(dǎo)線中信號的質(zhì)量下降。信號線之間串繞的大小主要取決于磁場變化的速率（一般由驅(qū)動信號上升和下降沿的變化律來決定）、周圍介質(zhì)的介電特性及布線之間的距離等。 2 信號的過沖與下沖 影響信號完整性的另一個表現(xiàn)是信號線中出現(xiàn)的過沖與下沖電平信號，這些信號有時遠遠超過電源電壓范圍，嚴重時會造成對器件的損壞。過沖與下沖的來源一般有2方面：走線過長和信號的電平信號轉(zhuǎn)換太快。 3 信號延時 過多信號的延時會導(dǎo)致電路的時序出錯和功能混亂。信號延時一般表現(xiàn)為信號在邏輯電平的高與低門限之間變化時沒有及時的跳變，因而電平信號會保持較長時間的恒定，使信號電平轉(zhuǎn)換滯后。信號延時產(chǎn)生的原因是驅(qū)動過載或者是走線過長。 4 信號振蕩 信號震蕩表現(xiàn)為信號在邏輯電平的高與低門限之間變化時不成單調(diào)變化趨勢，而是出現(xiàn)來回的震蕩。設(shè)計電路時如果系統(tǒng)中信號線走線過長、負載過重或信號與信號之間出現(xiàn)串繞都會造成這種現(xiàn)象發(fā)生。 |
