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本文介紹了基于標準單元庫的深亞微米數字集成電路的自動化設計流程。此流程從設計的系統行為級描述或RTL 級描述開始，依次通過系統行為級的功能驗證，設計綜合，綜合后仿真，自動化布局布線，到最后的版圖后仿真。在這里，我們用Synopsys 公司的VSS(VHDL System Simulator)工具進行各種仿真，用Design Compiler 進行綜合，用Cadence公司的Silicon Ensemble 進行自動布局布線。對于最后的版圖后仿真，由于輸出文件的限制，我們改用Active-HDL 工具進行驗證。本文同時用一個實例DDFS 對整個流程加以了舉例說明。 下載： 
ASIC完整設計實例.rar
(1.63 MB)
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