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來源：IT之家 英偉達首席執行官黃仁勛近年來多次在公開場合表示，“摩爾定律已死”。雖然英特爾和 AMD 高管持不同觀點，但谷歌近日公布的一份報告，再次佐證了黃仁勛的觀點。 摩爾定律是英特爾創始人之一戈登・摩爾的經驗之談，其核心內容為：集成電路上可以容納的晶體管數目在大約每經過 18 個月到 24 個月便會增加一倍。換言之，處理器的性能大約每兩年翻一倍，同時價格下降為之前的一半。 1 億柵極晶體管自 2014 年 28nm 以來成本陷入停滯，并未下降 三維半導體集成公司 MonolithIC 3D 的首席執行官 Zvi Or-Bach 早在 2014 年就提交了一份分析報告，顯示每晶體管成本在 28 納米時已停止下降。 谷歌的 Milind Shah 在 IEDM 2023 的短期課程（SC1.6）中驗證了這一說法。他指出，自臺積電 2012 年量產 28 納米平面工藝技術以來，1 億個柵極（gate）單位晶體管成本實際上有所增加，并沒有變得便宜。 
上圖表明 1 億柵極晶體管成本并未下降 谷歌研究結果表明：“晶體管成本的增長（0.7 倍）在 28 納米時停滯不前，并且在各代之間保持持平。” 業界對新節點的單位晶體管成本收益遞減的擔憂由來已久。在 7 納米、5 納米和 3 納米不斷演進過程中，芯片制造工藝技術需要更復雜的晶圓廠工具，這些工具的成本高達數億美元（ASML Twinscan NXE 光刻機的成本為 2 億美元），讓前沿晶圓廠的成本達到 200 億至 300 億美元的水平。 不過，雖然芯片制造在過去幾年中變得越來越復雜和昂貴，但我們還是應該從更大的角度來看待這個問題。 事實上，根據谷歌公司的 Milind Shah 在行業展會 IEDM 上展示的圖表，以 28 納米為標準的 1 億個晶體管的成本實際上是持平的，甚至還在增加。 是什么推動工藝演進？ 盡管成本縮減停滯不前，但為什么業界仍在推動晶體管不斷縮小，目標是達到令人難以置信的 1 納米節點？答案在于系統級效益（system-level benefits）。英偉達™（NVIDIA®）公司首席科學家比爾-達利（Bill Dally）繪制的這張圖表就說明了這一點。
圖源：Bill Dally，伯克利 EECS，2022 年 11 月 30 日 這反過來又推動了 CPU 和 GPU 等領先計算設備達到或超過微粒尺寸的趨勢。追求更小的節點，可以讓芯片上的元件集成得更緊密，從而進一步提高性能和效率。 下圖為 Die（裸晶 / 裸片）尺寸趨勢：
圖源：AMD 遺憾的是，邏輯和存儲器（DRAM、NAND）的制造工藝截然不同。因此，它們在不同的晶圓上生產，無法通過微縮（scaling）實現集成。更糟糕的是，SRAM 位元格（Bit Cell）的微縮在 5 納米節點時就已經停止了。
圖源：WikiChip AMD 和臺積電似乎都了解這些趨勢，并在過去幾年中調整了混合鍵合（Hybrid Bonding）技術，以進一步提升計算性能。
圖源：Lisa Su 博士
圖源：臺積電 芯粒（Chiplet）方案受追捧 芯粒英文是 Chiplet，是指預先制造好、具有特定功能、可組合集成的 Die 。 廠商為了優化成本和性能，將某些設計分解，即切成 chiplets，而不是使用前沿節點生產由單片硅制成的單片設計，更有吸引力。 客戶端領域 在客戶端計算領域，最典型的分解設計實例就是 AMD 的 Ryzen 臺式機 CPU 和英特爾的 Meteor Lake 筆記本電腦 CPU，采用來自不同工廠的不同工藝制造。 數據中心領域 在數據中心領域，AMD 的 EPYC 數據中心 CPU 也是一個成功的例子。像 AMD 和英特爾這樣市值數十億美元的公司當然可以仔細評估他們的設計方案，然后利用他們所掌握的最佳技術制造產品。 而對于規模較小的制造商來說，事情可能就沒那么簡單了。 多芯粒設計 首先，multi-chiplet 設計往往比單片（monolithic）設計更耗電，因此并不是移動設備的最佳選擇。 multi-chiplet 設計一項艱巨的工程任務，雖然 MonolithIC 3D 等公司提供多芯片集成服務（最終使用先進的封裝技術，如英特爾的 Foveros 或臺積電的 CoWoS），但服務成本并不便宜。 第三，先進封裝技術成本高昂，而且即便有廠商愿意掏錢購買，臺積電 CoWoS 封裝產能吃緊，顯然沒有余力滿足其要求。 |
