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AMD 由Globalfoundries（以下簡(jiǎn)稱GloFo）代工的Llano集顯處理器產(chǎn)品幾個(gè)月前終于在外界的一片猜測(cè)中正式面世了，這款產(chǎn)品采用的是 GloFo的SHP工藝進(jìn)行制作的，同時(shí)也是首款推出上市的，由代工廠生產(chǎn)的基于gate-first HKMG工藝的芯片產(chǎn)品。 功能和性能方面，此前外界已經(jīng)有許多文章對(duì)其進(jìn)行了正面的品評(píng)，不過(guò)我們的任務(wù)則是分析其工藝和內(nèi)部組成細(xì)節(jié)。不過(guò)在分析這款產(chǎn)品時(shí)，我們竟然無(wú)法看出其中NMOS管和PMOS管之間柵堆疊結(jié)構(gòu)的明顯區(qū)別，這真是一個(gè)難解的謎團(tuán)。因?yàn)橐话愣裕琋MOS管和PMOS管所需的功函數(shù)值必須有較大的區(qū)別，因此一般必須使用不同的功函數(shù)材料來(lái)制作兩種管子。 舉例而言，我們以前曾經(jīng)分析過(guò)同屬gatefirst HKMG工藝的松下Uniphier芯片產(chǎn)品，為了與PMOS管產(chǎn)生不同的功函數(shù)，其NMOS管使用了鑭為NMOS管的功函數(shù)調(diào)節(jié)材料。 
圖1 松下的32nm HKMG晶體管(點(diǎn)擊查看大圖) 如圖1所示，Uniphier的金屬柵極結(jié)構(gòu)中，多晶硅材料底部使用了TiN金屬層，絕緣層部分，High-k層則位于氧化界面層上方。其NMOS管和PMOS管從外觀上看，并不存在明顯的結(jié)構(gòu)區(qū)別，不過(guò)進(jìn)一步分析柵極的細(xì)節(jié)，我們發(fā)現(xiàn)在NMOS管的TiN金屬柵極結(jié)構(gòu)中摻雜了微量的鑭材料，這樣便將NMOS管的功函數(shù)值調(diào)整到了需要的水平。 Llano同樣使用gatefirst HKMG工藝，同樣以TiN為金屬柵，但其它部分則與Uniphier有比較大的區(qū)別。圖2是Llano NMOS/PMOS管的縱剖對(duì)比圖，圖中可見其柵極結(jié)構(gòu)要比Uniphier更為復(fù)雜。
圖2 AMD/GloFo的32nm HKMG NMOS/PMOS晶體管(點(diǎn)擊查看大圖) Llano的金屬柵中使用了雙應(yīng)力襯墊(Dual-stress liners)來(lái)為溝道施加應(yīng)變力。圖2可見，PMOS管(需要對(duì)溝道施加壓縮應(yīng)力)柵極上的氮化層厚度要比NMOS管(需要對(duì)溝道施加拉伸應(yīng)力)厚了一倍。另外，PMOS管中還采用了嵌入式SiGe的技術(shù)來(lái)對(duì)溝道施加壓縮應(yīng)力，而NMOS管中則應(yīng)用了應(yīng)力記憶技術(shù)(SMT: stress memorization)來(lái)對(duì)溝道施加拉伸應(yīng)力。再仔細(xì)對(duì)比一下，我們還可以發(fā)現(xiàn)，PMOS管中的SOI層厚度也比NMOS要稍微厚一些。 圖3是NMOS/PMOS管金屬柵結(jié)構(gòu)的細(xì)節(jié)對(duì)比圖片。圖中可見兩者的結(jié)構(gòu)基本相似，自上而下同樣是采用高度金屬化的多晶硅層--AlO勢(shì)壘層--TiN金屬柵層--鉿基high-k層--SiO過(guò)渡緩沖層--襯底的結(jié)構(gòu)。PMOS柵極中，AlO勢(shì)壘層的擴(kuò)散程度相對(duì)較高，以至于有一部分Al擴(kuò)散到了TiN金屬柵層中去。而NMOS的AlO勢(shì)壘層中則如我們所預(yù)料的那樣發(fā)現(xiàn)了砷材料的存在。不過(guò)PMOS/NMOS的結(jié)構(gòu)細(xì)節(jié)是基本相同的。
圖3 AMD/GloFo的晶體管柵極堆疊（點(diǎn)擊查看大圖） 那么就產(chǎn)生了一個(gè)問(wèn)題：NMOS/PMOS如何產(chǎn)生不同的功函數(shù)值呢？為此，我們?cè)诜治鲞^(guò)程中曾經(jīng)花了很多時(shí)間對(duì)Llano的金屬柵進(jìn)行了除鉿,硅，鈦等元素之外的摻雜雜質(zhì)材料的分析，希望能夠找到與松下Uniphier在NMOS的TiN金屬柵中摻雜鑭雜質(zhì)類似的情況，不過(guò)即使真的存在某種摻雜的雜質(zhì)，也由于摻雜的數(shù)量過(guò)小而最終沒(méi)有被我們檢測(cè)出來(lái)。另外一方面，雖然可以在PMOS中摻雜Al來(lái)調(diào)節(jié)功函數(shù)，但是要想形成有效的功函數(shù)調(diào)節(jié)功能，則一般也必須將Al添加到鉿/SiO層的界面處，以產(chǎn)生電偶極效應(yīng)，由此來(lái)調(diào)節(jié)功函數(shù)，但是目前為止我們并沒(méi)有在Llano的PMOS管中觀察到類似的結(jié)構(gòu)。 那么，PMOS管中厚度更大的SOI層就應(yīng)該是令NOS/PMOS功函數(shù)不同的唯一方法了。PMOS管中厚度更大的SOI層頂部實(shí)際上外延生長(zhǎng)了一層SiGe層，這樣就可以將PMOS管的功函數(shù)以及Vt門限電壓調(diào)節(jié)到理想的水平，而沒(méi)有使用在high-k層摻雜金屬雜質(zhì)的方法。多年前舉辦的SEMATECH會(huì)議上，曾經(jīng)有人分析過(guò)這種技術(shù)。而作為該組織成員的AMD和IBM，當(dāng)然也得到了這種技術(shù)的細(xì)節(jié)數(shù)據(jù)。 這種技術(shù)的原理如圖4所示：襯底的價(jià)帶頂電位由于摻雜了Ge元素，加上溝道兩側(cè)采用了嵌入式SiGe技術(shù)的漏源極對(duì)溝道產(chǎn)生的壓縮應(yīng)力，以及PMOS柵頂?shù)瘧?yīng)力層對(duì)溝道產(chǎn)生的壓縮應(yīng)力，因此襯底的價(jià)帶頂電位相比硅襯底發(fā)生了變化。
圖4 疊加SiGe層溝道后的晶體管能帶圖 圖5中可見，SEMATECH會(huì)議的技術(shù)文件顯示了SiGe型溝道相比硅溝道的驅(qū)動(dòng)電流提升幅度，當(dāng)然SiGe層本身的應(yīng)力機(jī)制對(duì)驅(qū)動(dòng)電流就有很大的改善作用。
圖5 SiGe溝道器件驅(qū)動(dòng)電流性能改善圖 PMOS管的功函數(shù)調(diào)節(jié)之謎我們基本已經(jīng)解開，但是NMOS管的功函數(shù)調(diào)節(jié)問(wèn)題則仍是一個(gè)謎，因?yàn)橐话阏J(rèn)為NMOS管的highk/SiO層界面處仍然需要摻雜金屬雜質(zhì)，而我們?cè)趯?shí)際分析中則沒(méi)有發(fā)現(xiàn)這種結(jié)構(gòu)。我們只看到在hingk層上設(shè)置的TiN層。而在Intel的產(chǎn)品中，他們位于high-k層上的TiN層是作為其PMOS管的功函數(shù)金屬層而存在的，這樣從表面上看，兩者都使用了TiN層來(lái)控制功函數(shù),那么為什么GloFo是在NMOS里用，而Intel卻是在PMOS里用呢？?jī)烧叩墓瘮?shù)調(diào)節(jié)作用難道不是一樣的嗎？追查SEMATECH會(huì)議的資料，我們才發(fā)現(xiàn)，同樣是TiN層，其功函數(shù)其實(shí)還可以通過(guò)改變?cè)搶拥纳L(zhǎng)條件和厚度來(lái)改變，而這方面的改變足以實(shí)現(xiàn)管子的功函數(shù)在NMOS/PMOS之間調(diào)節(jié)。 實(shí)際上，SEMATECH會(huì)議上2005年以后發(fā)表的技術(shù)文件所述的TiN層功函數(shù)調(diào)節(jié)技術(shù)，與我們對(duì)Llano NMOS管的觀測(cè)結(jié)果是非常符合的。其NMOS管中的TiN層厚度約為2nm，而相比之下，Intel的PMOS管中則采用4nm TiN層--1nm Ta基層--2nm TiN層這種至上而下的結(jié)構(gòu)。圖6顯示，Intel PMOS管中在2nm TiN層上增加的這兩層材料完全具備將NMOS的功函數(shù)調(diào)節(jié)為適合于PMOS使用的功函數(shù)等級(jí)的能力。
圖6 左至右--單獨(dú)的TiN層；3.6nmTiN層上采用原子層淀積技術(shù)再淀積10nm厚TaN層；3.6nmTiN層上采用原子層淀積技術(shù)再淀積10nm厚TiN層的有效功函數(shù)對(duì)比(cyc縮寫表示的應(yīng)為原子層淀積的周期數(shù)) 實(shí)際上，幾年前我們可能就已經(jīng)接觸到了GloFo可能會(huì)在PMOS管的SOI層上增加一層SiGe層的線索，當(dāng)時(shí)在CICC會(huì)議的技術(shù)文件中，GloFo曾經(jīng)展示了一幅類似的圖片，當(dāng)然他們當(dāng)時(shí)并沒(méi)有明說(shuō)出來(lái)。
圖7 GloFo當(dāng)年展示的試驗(yàn)型晶體管圖片 最后要強(qiáng)調(diào)的是，以上所有結(jié)論均基于我們的推斷，不過(guò)我們這些推斷的理論假設(shè)確實(shí)可以解釋最近推出的HKMG技術(shù)產(chǎn)品上所存在的區(qū)別。那么，IBM,三星及其它共有技術(shù)聯(lián)盟的成員會(huì)不會(huì)也使用類似的技術(shù)來(lái)制作產(chǎn)品呢？我們將拭目以待。 另補(bǔ)充：有關(guān)Intel 45nm gatelast工藝及臺(tái)積電gatelast HKMG工藝的細(xì)節(jié)，請(qǐng)參考 ： Chipworks臺(tái)積電28nm HPL制程樣品初步分析結(jié)果出爐 最近一周以來(lái)，Chipworks制程分析室的研究人員非常地忙碌，因?yàn)橐呀?jīng)有很長(zhǎng)一段時(shí)間沒(méi)有采用較高級(jí)別制程的CMOS產(chǎn)品送到我們的分析室進(jìn)行分析了，而最近，我們幾乎在同一時(shí)間就一下子收到了兩款這樣的樣品芯片。這兩款芯片其一是使用臺(tái)積電28nm HPL制程工藝（基于gatelast HKMG技術(shù)）制作的賽林思Kintex-7 FPGA芯片，另外一款則是使用Globalfoundries的32nm制程工藝（基于Gatefirst HKMG技術(shù)）制作的AMD A6 Llano集顯處理器芯片。 由于我們過(guò)去曾經(jīng)先后分析過(guò)Intel前后兩代采用gatelast HKMG工藝制作的45nm至強(qiáng)處理器和32nmWestmere處理器兩款產(chǎn)品，因此這次我們當(dāng)然會(huì)將臺(tái)積電的類似產(chǎn)品與其進(jìn)行對(duì)比分析；同樣，我們還會(huì)回顧我們?nèi)ツ昵锛緦?duì)松下采用gatefirst HKMG工藝制作的Uniphier芯片的分析結(jié)果。 臺(tái)積電Gate last HKMG 28nm HPL制程產(chǎn)品：賽靈思Kintex-7 我們首先從賽林思的Kintex-7 FPGA產(chǎn)品入手吧！Kintex家族產(chǎn)品是賽林思最近推出的28nm制程7系列FPGA芯片中的中端產(chǎn)品，該系列產(chǎn)品的設(shè)計(jì)訴求是達(dá)到最高的性能價(jià)格比，保持芯片的性能與其前代Virtex-6產(chǎn)品類似，但價(jià)格則減至前者的一半左右。 1-互聯(lián)層，關(guān)鍵尺寸分析數(shù)據(jù)： 如圖1所示，Kintex-7系列產(chǎn)品采用了11層金屬互聯(lián)層的設(shè)計(jì)，其中屬于1x層的有第1-4層金屬層，節(jié)距為96nm左右，這也是我們目前為止所見節(jié)距最小的產(chǎn)品。
圖1 賽林思 Kintex-7 FPGA產(chǎn)品互連層縱剖圖（點(diǎn)擊放大） 根據(jù)我們初步的分析結(jié)果，柵極觸點(diǎn)節(jié)距（Contacted gate pitch）為118nm，最小柵長(zhǎng)則為33nm左右，當(dāng)然由于置換柵技術(shù)的采用，我們無(wú)從準(zhǔn)確地知道原始的多晶硅偽柵極的寬度，而這個(gè)寬度才是真正用于在自對(duì)準(zhǔn)工藝中定義漏源極的重要尺寸。 2-Layout分析： 圖2的頂視圖則顯示臺(tái)積電在這款芯片中采用了限制條件較為嚴(yán)格的電路布局設(shè)計(jì)準(zhǔn)則，過(guò)去在有關(guān)gatefirst和gatelast優(yōu)劣的辯論中，類似的話題也曾被經(jīng)常提及。圖中可見這款產(chǎn)品采用了單向式布局（即通常所說(shuō)的1D Layout，電路圖像僅朝同一個(gè)方向延伸，與之相對(duì)的是曼哈頓式布局即通常所說(shuō)的2D Layout，圖像可朝水平和垂直方向延伸），并采用了許多虛擬柵來(lái)保證光刻尺寸變異性。不過(guò)這種單向式布局方式相比曼哈頓式布局，在電路密度方面的確有所下降。
圖2 柵極以及有源層顯微頂視圖（點(diǎn)擊放大） 從外表上看，芯片在制造過(guò)程中似乎使用了雙重成像技術(shù)，并應(yīng)用了Cut掩模板（Cut mask，即利用向垂直方向的圖像來(lái)切斷水平方向的圖像）。由于FPGA芯片的布局靈活程度通常要比邏輯芯片要更好，因此這款芯片中采用了大量虛擬柵和虛擬有源區(qū)的布局設(shè)計(jì)。 3-HKMG柵極結(jié)構(gòu)分析： 柵極結(jié)構(gòu)方面，臺(tái)積電這款28nm制程產(chǎn)品與Intel 45nm制程產(chǎn)品存在一些相似之處，這些我們可以在圖3-4中看到。
圖3 Intel 45-nm (左) 與臺(tái)積電/賽靈思28nm HPL 制程（右）NMOS柵縱切圖（點(diǎn)擊放大）
圖4Intel 45-nm (左) 與臺(tái)積電/賽靈思28nm HPL 制程（右）PMOS柵縱切圖 圖中可見，兩款產(chǎn)品的柵極都采用了以下的同樣制作步驟： 1- 首先生成柵極底部的緩沖氧化層，該層的存在可保護(hù)High-k柵絕緣層； 2- 接著淀積High-k柵絕緣層； 3- 淀積PMOS/NMOS通用功函數(shù)金屬層（一般是TiN材料為主）； 4- 接著淀積多晶硅犧牲柵極； 5- 用自對(duì)準(zhǔn)工藝進(jìn)行漏源極離子注入，漏源極高溫退火處理； 6- 淀積互聯(lián)介電層，并進(jìn)行平坦化處理，直至多晶硅柵極頂部暴露在外； 7- 多晶硅犧牲柵蝕刻； 8- PMOS/NMOS金屬柵形成并進(jìn)行平坦化處理。 可見與Intel 45nm制程產(chǎn)品采用的High-k first+gate last HKMG工藝類似（Intel 32nm制程產(chǎn)品已升級(jí)為采用High-k last+gate last工藝），臺(tái)積電28nm HPL產(chǎn)品同樣采用了High-k first-gate last工藝。 當(dāng)然兩者也存在一些區(qū)別，主要在以下幾點(diǎn)： 1- 臺(tái)積電這款芯片中并沒(méi)有采用嵌入式SiGe硅應(yīng)變技術(shù)； 2- 臺(tái)積電這款芯片的PMOS柵極中可見存在一個(gè)厚度較大的高密度金屬層，而Intel的產(chǎn)品中沒(méi)有類似的結(jié)構(gòu)； 3- 臺(tái)積電芯片的柵極頂部并未見有采用可施加應(yīng)力的介電層結(jié)構(gòu)； 4- 臺(tái)積電芯片柵極的側(cè)墻結(jié)構(gòu)與Intel不同，應(yīng)該是具備對(duì)漏源極進(jìn)行微調(diào)的功能。 過(guò)去，Intel曾宣稱在NMOS晶體管中可以利用金屬柵極和觸點(diǎn)結(jié)構(gòu)來(lái)向NMOS管的溝道施加應(yīng)力；我們推測(cè)臺(tái)積電可能也有采用類似的技術(shù)，但是其觸點(diǎn)的位置距離柵極邊緣的距離顯然更大，不太可能起到產(chǎn)生應(yīng)力的作用。另外一方面，我們并沒(méi)有看出PMOS管上有使用特殊的應(yīng)變技術(shù)，因此其PMOS管中采用的應(yīng)變技術(shù)（如果真有采用的話）機(jī)理未知，當(dāng)然PMOS柵極中較厚的高密度金屬層也許有形成應(yīng)力的功用。 不過(guò)，大家不要忘記這款芯片采用的是28nm HPL制程，而這個(gè)級(jí)別制程的產(chǎn)品一般對(duì)管子的電流驅(qū)動(dòng)能力要求并不如HP等高性能制程，因此一般這個(gè)級(jí)別制程產(chǎn)品中不會(huì)應(yīng)用嵌入式硅鍺技術(shù)。 目前有關(guān)這款產(chǎn)品的詳細(xì)分析工作還在進(jìn)行中，需要了解更多細(xì)節(jié)的讀者可以參閱這個(gè)鏈接。 Globalfoundries Gatefirst HKMG工藝32nm AMD Llano A6集顯處理器： 相比之下，另外一款樣品芯片，AMD的Llano A6集顯處理器我們的分析工作則才進(jìn)行到初級(jí)階段，因此目前我們只能提供一些產(chǎn)品/核心圖片給大家先飽飽眼福了。
AMD A6-3400M Llano APU （點(diǎn)擊放大）
AMD A6-3400M Llano APU Die（點(diǎn)擊放大） 另外，CICC09會(huì)議上，Globalfoundries曾經(jīng)展示過(guò)其試驗(yàn)型HKMG芯片的晶體管圖片，在此一并貼出，也許會(huì)給我們帶來(lái)一些有益的啟發(fā)。
圖7 Globalfoudries Gatefirst HKMG 晶體管縱剖圖（點(diǎn)擊放大） 最后，當(dāng)然也不能忘了文章開頭提到的松下32nm HKMG芯片的晶體管縱剖圖：
松下Gatefirst HKMG工藝32nm制程晶體管縱剖圖（點(diǎn)擊放大） 補(bǔ)充材料1： Chipworks網(wǎng)站成立的初期，為了打知名度，過(guò)去曾經(jīng)免費(fèi)公開過(guò)一些對(duì)Intel 45nm制程處理器制程分析的較詳細(xì)內(nèi)容，以下是他們給出的柵極堆疊結(jié)構(gòu)縱剖分析圖和柵極制作工序分析。 柵極結(jié)構(gòu)示意圖：
PMOS
NMOS 制作工序： 1- 依次形成SiO2緩沖氧化層→High-k柵絕緣層→PMOS/NMOS通用TiN功函數(shù)金屬層(因其位于High-k層上方，因此有時(shí)又被稱為capping layer) →多晶硅犧牲柵淀積； 2- 多晶硅犧牲柵淀積→漏源極離子注入+退火→漏源極觸點(diǎn)金屬化→CESL蝕刻停止層淀積； 3- 多晶硅犧牲柵蝕刻； 4- PMOS/NMOS柵極同時(shí)淀積Ta+較厚TiN金屬勢(shì)壘層（由Ta和底部的TiN通用功函數(shù)金屬層完成對(duì)PMOS柵極的功函數(shù)值調(diào)節(jié)）； 5- NMOS中的Ta+較厚TiN金屬勢(shì)壘層蝕刻（有較少量Ta殘余）→PMOS/NMOS柵極同時(shí)淀積NMOS用TiAl功函數(shù)金屬以及金屬柵填充材料TiAl； 6- 對(duì)金屬柵進(jìn)行低溫?zé)崽幚恚頝MOS中第二層功函數(shù)金屬TiAl中的Al擴(kuò)散至底層的TiN通用功函數(shù)金屬層，形成TiAlN，至此完成NMOS柵極的功函數(shù)調(diào)節(jié)（NMOS柵極功函數(shù)由TiAl和底層的TiAlN決定）。 由于High-k和通用功函數(shù)金屬層TiN是先于漏源極退火工步淀積，可見Intel 45nm HKMG并非如Intel在各種材料（也包括其專利文件）中所說(shuō)的那樣采用的是100%的gatelast工藝（Intel只承認(rèn)是High-k first+metal gate last）。當(dāng)時(shí)人們還為此展開了一場(chǎng)大辯論，不過(guò)intel 45nm產(chǎn)品最后用實(shí)際的性能表現(xiàn)封住了大家的嘴，并且在32nm節(jié)點(diǎn)將High-k絕緣層的成型也調(diào)整到了漏源極退火工步之后，從45nm時(shí)的High-kfirst+metal gate last升級(jí)到了High-k last+metal gate last。 補(bǔ)充材料2： 臺(tái)積電2011年1月份審批通過(guò)的一份專利中，描述了一種采用High-k first+gate last HKMG工藝制作的NMOS管金屬柵極結(jié)構(gòu)，如下圖所示，也許可以供大家參考。
CNBeta編譯 原文：chipworks |
