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AMD 由Globalfoundries（以下簡稱GloFo）代工的Llano集顯處理器產品幾個月前終于在外界的一片猜測中正式面世了，這款產品采用的是 GloFo的SHP工藝進行制作的，同時也是首款推出上市的，由代工廠生產的基于gate-first HKMG工藝的芯片產品。 功能和性能方面，此前外界已經有許多文章對其進行了正面的品評，不過我們的任務則是分析其工藝和內部組成細節。不過在分析這款產品時，我們竟然無法看出其中NMOS管和PMOS管之間柵堆疊結構的明顯區別，這真是一個難解的謎團。因為一般而言，NMOS管和PMOS管所需的功函數值必須有較大的區別，因此一般必須使用不同的功函數材料來制作兩種管子。 舉例而言，我們以前曾經分析過同屬gatefirst HKMG工藝的松下Uniphier芯片產品，為了與PMOS管產生不同的功函數，其NMOS管使用了鑭為NMOS管的功函數調節材料。 
圖1 松下的32nm HKMG晶體管(點擊查看大圖) 如圖1所示，Uniphier的金屬柵極結構中，多晶硅材料底部使用了TiN金屬層，絕緣層部分，High-k層則位于氧化界面層上方。其NMOS管和PMOS管從外觀上看，并不存在明顯的結構區別，不過進一步分析柵極的細節，我們發現在NMOS管的TiN金屬柵極結構中摻雜了微量的鑭材料，這樣便將NMOS管的功函數值調整到了需要的水平。 Llano同樣使用gatefirst HKMG工藝，同樣以TiN為金屬柵，但其它部分則與Uniphier有比較大的區別。圖2是Llano NMOS/PMOS管的縱剖對比圖，圖中可見其柵極結構要比Uniphier更為復雜。
圖2 AMD/GloFo的32nm HKMG NMOS/PMOS晶體管(點擊查看大圖) Llano的金屬柵中使用了雙應力襯墊(Dual-stress liners)來為溝道施加應變力。圖2可見，PMOS管(需要對溝道施加壓縮應力)柵極上的氮化層厚度要比NMOS管(需要對溝道施加拉伸應力)厚了一倍。另外，PMOS管中還采用了嵌入式SiGe的技術來對溝道施加壓縮應力，而NMOS管中則應用了應力記憶技術(SMT: stress memorization)來對溝道施加拉伸應力。再仔細對比一下，我們還可以發現，PMOS管中的SOI層厚度也比NMOS要稍微厚一些。 圖3是NMOS/PMOS管金屬柵結構的細節對比圖片。圖中可見兩者的結構基本相似，自上而下同樣是采用高度金屬化的多晶硅層--AlO勢壘層--TiN金屬柵層--鉿基high-k層--SiO過渡緩沖層--襯底的結構。PMOS柵極中，AlO勢壘層的擴散程度相對較高，以至于有一部分Al擴散到了TiN金屬柵層中去。而NMOS的AlO勢壘層中則如我們所預料的那樣發現了砷材料的存在。不過PMOS/NMOS的結構細節是基本相同的。
圖3 AMD/GloFo的晶體管柵極堆疊（點擊查看大圖） 那么就產生了一個問題：NMOS/PMOS如何產生不同的功函數值呢？為此，我們在分析過程中曾經花了很多時間對Llano的金屬柵進行了除鉿,硅，鈦等元素之外的摻雜雜質材料的分析，希望能夠找到與松下Uniphier在NMOS的TiN金屬柵中摻雜鑭雜質類似的情況，不過即使真的存在某種摻雜的雜質，也由于摻雜的數量過小而最終沒有被我們檢測出來。另外一方面，雖然可以在PMOS中摻雜Al來調節功函數，但是要想形成有效的功函數調節功能，則一般也必須將Al添加到鉿/SiO層的界面處，以產生電偶極效應，由此來調節功函數，但是目前為止我們并沒有在Llano的PMOS管中觀察到類似的結構。 那么，PMOS管中厚度更大的SOI層就應該是令NOS/PMOS功函數不同的唯一方法了。PMOS管中厚度更大的SOI層頂部實際上外延生長了一層SiGe層，這樣就可以將PMOS管的功函數以及Vt門限電壓調節到理想的水平，而沒有使用在high-k層摻雜金屬雜質的方法。多年前舉辦的SEMATECH會議上，曾經有人分析過這種技術。而作為該組織成員的AMD和IBM，當然也得到了這種技術的細節數據。 這種技術的原理如圖4所示：襯底的價帶頂電位由于摻雜了Ge元素，加上溝道兩側采用了嵌入式SiGe技術的漏源極對溝道產生的壓縮應力，以及PMOS柵頂氮化應力層對溝道產生的壓縮應力，因此襯底的價帶頂電位相比硅襯底發生了變化。
圖4 疊加SiGe層溝道后的晶體管能帶圖 圖5中可見，SEMATECH會議的技術文件顯示了SiGe型溝道相比硅溝道的驅動電流提升幅度，當然SiGe層本身的應力機制對驅動電流就有很大的改善作用。
圖5 SiGe溝道器件驅動電流性能改善圖 PMOS管的功函數調節之謎我們基本已經解開，但是NMOS管的功函數調節問題則仍是一個謎，因為一般認為NMOS管的highk/SiO層界面處仍然需要摻雜金屬雜質，而我們在實際分析中則沒有發現這種結構。我們只看到在hingk層上設置的TiN層。而在Intel的產品中，他們位于high-k層上的TiN層是作為其PMOS管的功函數金屬層而存在的，這樣從表面上看，兩者都使用了TiN層來控制功函數,那么為什么GloFo是在NMOS里用，而Intel卻是在PMOS里用呢？兩者的功函數調節作用難道不是一樣的嗎？追查SEMATECH會議的資料，我們才發現，同樣是TiN層，其功函數其實還可以通過改變該層的生長條件和厚度來改變，而這方面的改變足以實現管子的功函數在NMOS/PMOS之間調節。 實際上，SEMATECH會議上2005年以后發表的技術文件所述的TiN層功函數調節技術，與我們對Llano NMOS管的觀測結果是非常符合的。其NMOS管中的TiN層厚度約為2nm，而相比之下，Intel的PMOS管中則采用4nm TiN層--1nm Ta基層--2nm TiN層這種至上而下的結構。圖6顯示，Intel PMOS管中在2nm TiN層上增加的這兩層材料完全具備將NMOS的功函數調節為適合于PMOS使用的功函數等級的能力。
圖6 左至右--單獨的TiN層；3.6nmTiN層上采用原子層淀積技術再淀積10nm厚TaN層；3.6nmTiN層上采用原子層淀積技術再淀積10nm厚TiN層的有效功函數對比(cyc縮寫表示的應為原子層淀積的周期數) 實際上，幾年前我們可能就已經接觸到了GloFo可能會在PMOS管的SOI層上增加一層SiGe層的線索，當時在CICC會議的技術文件中，GloFo曾經展示了一幅類似的圖片，當然他們當時并沒有明說出來。
圖7 GloFo當年展示的試驗型晶體管圖片 最后要強調的是，以上所有結論均基于我們的推斷，不過我們這些推斷的理論假設確實可以解釋最近推出的HKMG技術產品上所存在的區別。那么，IBM,三星及其它共有技術聯盟的成員會不會也使用類似的技術來制作產品呢？我們將拭目以待。 另補充：有關Intel 45nm gatelast工藝及臺積電gatelast HKMG工藝的細節，請參考 ： Chipworks臺積電28nm HPL制程樣品初步分析結果出爐 最近一周以來，Chipworks制程分析室的研究人員非常地忙碌，因為已經有很長一段時間沒有采用較高級別制程的CMOS產品送到我們的分析室進行分析了，而最近，我們幾乎在同一時間就一下子收到了兩款這樣的樣品芯片。這兩款芯片其一是使用臺積電28nm HPL制程工藝（基于gatelast HKMG技術）制作的賽林思Kintex-7 FPGA芯片，另外一款則是使用Globalfoundries的32nm制程工藝（基于Gatefirst HKMG技術）制作的AMD A6 Llano集顯處理器芯片。 由于我們過去曾經先后分析過Intel前后兩代采用gatelast HKMG工藝制作的45nm至強處理器和32nmWestmere處理器兩款產品，因此這次我們當然會將臺積電的類似產品與其進行對比分析；同樣，我們還會回顧我們去年秋季對松下采用gatefirst HKMG工藝制作的Uniphier芯片的分析結果。 臺積電Gate last HKMG 28nm HPL制程產品：賽靈思Kintex-7 我們首先從賽林思的Kintex-7 FPGA產品入手吧！Kintex家族產品是賽林思最近推出的28nm制程7系列FPGA芯片中的中端產品，該系列產品的設計訴求是達到最高的性能價格比，保持芯片的性能與其前代Virtex-6產品類似，但價格則減至前者的一半左右。 1-互聯層，關鍵尺寸分析數據： 如圖1所示，Kintex-7系列產品采用了11層金屬互聯層的設計，其中屬于1x層的有第1-4層金屬層，節距為96nm左右，這也是我們目前為止所見節距最小的產品。
圖1 賽林思 Kintex-7 FPGA產品互連層縱剖圖（點擊放大） 根據我們初步的分析結果，柵極觸點節距（Contacted gate pitch）為118nm，最小柵長則為33nm左右，當然由于置換柵技術的采用，我們無從準確地知道原始的多晶硅偽柵極的寬度，而這個寬度才是真正用于在自對準工藝中定義漏源極的重要尺寸。 2-Layout分析： 圖2的頂視圖則顯示臺積電在這款芯片中采用了限制條件較為嚴格的電路布局設計準則，過去在有關gatefirst和gatelast優劣的辯論中，類似的話題也曾被經常提及。圖中可見這款產品采用了單向式布局（即通常所說的1D Layout，電路圖像僅朝同一個方向延伸，與之相對的是曼哈頓式布局即通常所說的2D Layout，圖像可朝水平和垂直方向延伸），并采用了許多虛擬柵來保證光刻尺寸變異性。不過這種單向式布局方式相比曼哈頓式布局，在電路密度方面的確有所下降。
圖2 柵極以及有源層顯微頂視圖（點擊放大） 從外表上看，芯片在制造過程中似乎使用了雙重成像技術，并應用了Cut掩模板（Cut mask，即利用向垂直方向的圖像來切斷水平方向的圖像）。由于FPGA芯片的布局靈活程度通常要比邏輯芯片要更好，因此這款芯片中采用了大量虛擬柵和虛擬有源區的布局設計。 3-HKMG柵極結構分析： 柵極結構方面，臺積電這款28nm制程產品與Intel 45nm制程產品存在一些相似之處，這些我們可以在圖3-4中看到。
圖3 Intel 45-nm (左) 與臺積電/賽靈思28nm HPL 制程（右）NMOS柵縱切圖（點擊放大）
圖4Intel 45-nm (左) 與臺積電/賽靈思28nm HPL 制程（右）PMOS柵縱切圖 圖中可見，兩款產品的柵極都采用了以下的同樣制作步驟： 1- 首先生成柵極底部的緩沖氧化層，該層的存在可保護High-k柵絕緣層； 2- 接著淀積High-k柵絕緣層； 3- 淀積PMOS/NMOS通用功函數金屬層（一般是TiN材料為主）； 4- 接著淀積多晶硅犧牲柵極； 5- 用自對準工藝進行漏源極離子注入，漏源極高溫退火處理； 6- 淀積互聯介電層，并進行平坦化處理，直至多晶硅柵極頂部暴露在外； 7- 多晶硅犧牲柵蝕刻； 8- PMOS/NMOS金屬柵形成并進行平坦化處理。 可見與Intel 45nm制程產品采用的High-k first+gate last HKMG工藝類似（Intel 32nm制程產品已升級為采用High-k last+gate last工藝），臺積電28nm HPL產品同樣采用了High-k first-gate last工藝。 當然兩者也存在一些區別，主要在以下幾點： 1- 臺積電這款芯片中并沒有采用嵌入式SiGe硅應變技術； 2- 臺積電這款芯片的PMOS柵極中可見存在一個厚度較大的高密度金屬層，而Intel的產品中沒有類似的結構； 3- 臺積電芯片的柵極頂部并未見有采用可施加應力的介電層結構； 4- 臺積電芯片柵極的側墻結構與Intel不同，應該是具備對漏源極進行微調的功能。 過去，Intel曾宣稱在NMOS晶體管中可以利用金屬柵極和觸點結構來向NMOS管的溝道施加應力；我們推測臺積電可能也有采用類似的技術，但是其觸點的位置距離柵極邊緣的距離顯然更大，不太可能起到產生應力的作用。另外一方面，我們并沒有看出PMOS管上有使用特殊的應變技術，因此其PMOS管中采用的應變技術（如果真有采用的話）機理未知，當然PMOS柵極中較厚的高密度金屬層也許有形成應力的功用。 不過，大家不要忘記這款芯片采用的是28nm HPL制程，而這個級別制程的產品一般對管子的電流驅動能力要求并不如HP等高性能制程，因此一般這個級別制程產品中不會應用嵌入式硅鍺技術。 目前有關這款產品的詳細分析工作還在進行中，需要了解更多細節的讀者可以參閱這個鏈接。 Globalfoundries Gatefirst HKMG工藝32nm AMD Llano A6集顯處理器： 相比之下，另外一款樣品芯片，AMD的Llano A6集顯處理器我們的分析工作則才進行到初級階段，因此目前我們只能提供一些產品/核心圖片給大家先飽飽眼福了。
AMD A6-3400M Llano APU （點擊放大）
AMD A6-3400M Llano APU Die（點擊放大） 另外，CICC09會議上，Globalfoundries曾經展示過其試驗型HKMG芯片的晶體管圖片，在此一并貼出，也許會給我們帶來一些有益的啟發。
圖7 Globalfoudries Gatefirst HKMG 晶體管縱剖圖（點擊放大） 最后，當然也不能忘了文章開頭提到的松下32nm HKMG芯片的晶體管縱剖圖：
松下Gatefirst HKMG工藝32nm制程晶體管縱剖圖（點擊放大） 補充材料1： Chipworks網站成立的初期，為了打知名度，過去曾經免費公開過一些對Intel 45nm制程處理器制程分析的較詳細內容，以下是他們給出的柵極堆疊結構縱剖分析圖和柵極制作工序分析。 柵極結構示意圖：
PMOS
NMOS 制作工序： 1- 依次形成SiO2緩沖氧化層→High-k柵絕緣層→PMOS/NMOS通用TiN功函數金屬層(因其位于High-k層上方，因此有時又被稱為capping layer) →多晶硅犧牲柵淀積； 2- 多晶硅犧牲柵淀積→漏源極離子注入+退火→漏源極觸點金屬化→CESL蝕刻停止層淀積； 3- 多晶硅犧牲柵蝕刻； 4- PMOS/NMOS柵極同時淀積Ta+較厚TiN金屬勢壘層（由Ta和底部的TiN通用功函數金屬層完成對PMOS柵極的功函數值調節）； 5- NMOS中的Ta+較厚TiN金屬勢壘層蝕刻（有較少量Ta殘余）→PMOS/NMOS柵極同時淀積NMOS用TiAl功函數金屬以及金屬柵填充材料TiAl； 6- 對金屬柵進行低溫熱處理，令NMOS中第二層功函數金屬TiAl中的Al擴散至底層的TiN通用功函數金屬層，形成TiAlN，至此完成NMOS柵極的功函數調節（NMOS柵極功函數由TiAl和底層的TiAlN決定）。 由于High-k和通用功函數金屬層TiN是先于漏源極退火工步淀積，可見Intel 45nm HKMG并非如Intel在各種材料（也包括其專利文件）中所說的那樣采用的是100%的gatelast工藝（Intel只承認是High-k first+metal gate last）。當時人們還為此展開了一場大辯論，不過intel 45nm產品最后用實際的性能表現封住了大家的嘴，并且在32nm節點將High-k絕緣層的成型也調整到了漏源極退火工步之后，從45nm時的High-kfirst+metal gate last升級到了High-k last+metal gate last。 補充材料2： 臺積電2011年1月份審批通過的一份專利中，描述了一種采用High-k first+gate last HKMG工藝制作的NMOS管金屬柵極結構，如下圖所示，也許可以供大家參考。
CNBeta編譯 原文：chipworks |
