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2020年，新冠疫情席卷全球。以數(shù)字化為基礎(chǔ)的新常態(tài)成為工作、生活的重要方式。對(duì)數(shù)字化的強(qiáng)勁需求使得全球集成電路/半導(dǎo)體跨越式增長(zhǎng)。此外，隨著5G、AI、IOT、汽車(chē)電子等新技術(shù)與應(yīng)用場(chǎng)景的爆發(fā)式增長(zhǎng)，全球的半導(dǎo)體芯片供不應(yīng)求，如何提升IC設(shè)計(jì)、驗(yàn)證的效能，以及實(shí)現(xiàn)快速敏捷的復(fù)雜系統(tǒng)設(shè)計(jì)及仿真成為行業(yè)共同面對(duì)的課題。 2021年 Siemens EDA系列線上技術(shù)研討會(huì)隆重登場(chǎng)。首場(chǎng)研討會(huì)將以“AI Megachip”為主題，于5月28日開(kāi)啟，將有多位專(zhuān)業(yè)講師進(jìn)行線上分享電子設(shè)計(jì)困局及破解之道，助力產(chǎn)業(yè)界應(yīng)對(duì)日益復(fù)雜的電子設(shè)計(jì)和創(chuàng)新的挑戰(zhàn)。 芯片危機(jī)倒逼電子設(shè)計(jì)效率提升 半導(dǎo)體工藝向極限演進(jìn)，使得芯片開(kāi)發(fā)對(duì)失敗容忍度越來(lái)越低，這給IC 設(shè)計(jì)學(xué)科提出了嚴(yán)峻的挑戰(zhàn)。目前芯片設(shè)計(jì)面臨諸多問(wèn)題，例如：設(shè)計(jì)早期，會(huì)有潛在的系統(tǒng)級(jí)性能問(wèn)題，在手動(dòng)編碼的 RTL 設(shè)計(jì)方法中，這些問(wèn)題往往要到很晚才能發(fā)現(xiàn)，在項(xiàng)目后期，開(kāi)發(fā)團(tuán)隊(duì)經(jīng)常陷入窘境，不得不在削減重要功能、尋找更多資源和延誤進(jìn)度之間進(jìn)行艱難權(quán)衡。 為了應(yīng)對(duì)大型SOC設(shè)計(jì)帶來(lái)的挑戰(zhàn)，層次化DFT被用作一種分而治之的方法，但是，僅僅依靠層次化DFT本身已不足以滿足要求，從而設(shè)計(jì)師不得不在實(shí)現(xiàn)工作量與制造測(cè)試成本之間做出折衷。極大掣肘產(chǎn)品品質(zhì)的提升及導(dǎo)入市場(chǎng)速度。 傳統(tǒng)軟件仿真工具已經(jīng)無(wú)法滿足工程師對(duì)仿真時(shí)間效益的需求，要想在專(zhuān)注于創(chuàng)新設(shè)計(jì)的同時(shí)跟上回歸測(cè)試的運(yùn)行和維護(hù)步伐，已變得極具挑戰(zhàn)性。開(kāi)發(fā)團(tuán)隊(duì)和QA工程師亟需有效的驗(yàn)證策略、工具和測(cè)試環(huán)境，從而以更高的效率縮短產(chǎn)品的市場(chǎng)導(dǎo)入周期。 Siemens EDA致力于發(fā)展電子設(shè)計(jì)自動(dòng)化技術(shù)，從芯片設(shè)計(jì)端一路延伸至系統(tǒng)產(chǎn)品端，擁有完整的集成式驗(yàn)證平臺(tái)，可以滿足不同設(shè)計(jì)階段的驗(yàn)證要求。面對(duì)芯片設(shè)計(jì)的挑戰(zhàn)，協(xié)助客戶全面提高設(shè)計(jì)品質(zhì)，加速產(chǎn)品導(dǎo)入市場(chǎng)。 效能提升應(yīng)對(duì)Megachip未來(lái)挑戰(zhàn) 傳統(tǒng)仿真工具已經(jīng)無(wú)法滿足工程師對(duì)仿真時(shí)間效益的需求，必須借助新的仿真工具及有效利用硬件仿真加速技術(shù)特有的高速、高可見(jiàn)性與準(zhǔn)確性等優(yōu)勢(shì)，來(lái)提升驗(yàn)證效率，讓設(shè)計(jì)在驗(yàn)證復(fù)雜度指數(shù)型上升的背景下，仍能得心應(yīng)手地應(yīng)對(duì)巨型SoC開(kāi)發(fā)任務(wù)。這也是本次“AI Megachip”主題技術(shù)研討的探討方向。 下面，小編稍稍劇透一些本次大會(huì)的精彩內(nèi)容： · 使用HLS方法學(xué)對(duì)AI設(shè)計(jì)的系統(tǒng)級(jí)性能進(jìn)行早期設(shè)計(jì)和驗(yàn)證 圍繞 Catapult 構(gòu)建 HLS 設(shè)計(jì)和驗(yàn)證流程，大幅加快硬件設(shè)計(jì)的速度。 · 著力提升初始RTL的設(shè)計(jì)質(zhì)量 提升初始RTL設(shè)計(jì)質(zhì)量，提高計(jì)劃的可預(yù)測(cè)性，降低成本。 · 針對(duì)復(fù)雜芯片測(cè)試的一種高效的數(shù)據(jù)封裝網(wǎng)絡(luò) 利用Tessent Streaming Scan Network (SSN)，工程師第一次能夠使用真實(shí)、有效的自下而上式的流程來(lái)實(shí)現(xiàn) DFT。 · 機(jī)器學(xué)習(xí)應(yīng)用程序以確保質(zhì)量 構(gòu)建數(shù)據(jù)驅(qū)動(dòng)的測(cè)試框架。 · 藉由 Calibre Recon 來(lái)強(qiáng)化設(shè)計(jì)者工作效率，縮短芯片驗(yàn)證周期 設(shè)計(jì)師透過(guò)Calibre nmDRC Recon 和Calibre nmLVS Recon，快速找出問(wèn)題根源，加快重新設(shè)計(jì)并縮短芯片制造時(shí)間。 · 完備的硬件輔助驗(yàn)證平臺(tái) 高效利用Veloce平臺(tái)強(qiáng)大的軟硬件實(shí)力加速設(shè)計(jì)和驗(yàn)證過(guò)程并精準(zhǔn)定位潛在問(wèn)題。 更多不容錯(cuò)過(guò)的精彩內(nèi)容，期待與您分享，掃描海報(bào)中二維碼即刻報(bào)名，與專(zhuān)業(yè)講師線上對(duì)話！ 
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