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2020年，新冠疫情席卷全球。以數(shù)字化為基礎的新常態(tài)成為工作、生活的重要方式。對數(shù)字化的強勁需求使得全球集成電路/半導體跨越式增長。此外，隨著5G、AI、IOT、汽車電子等新技術與應用場景的爆發(fā)式增長，全球的半導體芯片供不應求，如何提升IC設計、驗證的效能，以及實現(xiàn)快速敏捷的復雜系統(tǒng)設計及仿真成為行業(yè)共同面對的課題。 2021年 Siemens EDA系列線上技術研討會隆重登場。首場研討會將以“AI Megachip”為主題，于5月28日開啟，將有多位專業(yè)講師進行線上分享電子設計困局及破解之道，助力產(chǎn)業(yè)界應對日益復雜的電子設計和創(chuàng)新的挑戰(zhàn)。 芯片危機倒逼電子設計效率提升 半導體工藝向極限演進，使得芯片開發(fā)對失敗容忍度越來越低，這給IC 設計學科提出了嚴峻的挑戰(zhàn)。目前芯片設計面臨諸多問題，例如：設計早期，會有潛在的系統(tǒng)級性能問題，在手動編碼的 RTL 設計方法中，這些問題往往要到很晚才能發(fā)現(xiàn)，在項目后期，開發(fā)團隊經(jīng)常陷入窘境，不得不在削減重要功能、尋找更多資源和延誤進度之間進行艱難權衡。 為了應對大型SOC設計帶來的挑戰(zhàn)，層次化DFT被用作一種分而治之的方法，但是，僅僅依靠層次化DFT本身已不足以滿足要求，從而設計師不得不在實現(xiàn)工作量與制造測試成本之間做出折衷。極大掣肘產(chǎn)品品質(zhì)的提升及導入市場速度。 傳統(tǒng)軟件仿真工具已經(jīng)無法滿足工程師對仿真時間效益的需求，要想在專注于創(chuàng)新設計的同時跟上回歸測試的運行和維護步伐，已變得極具挑戰(zhàn)性。開發(fā)團隊和QA工程師亟需有效的驗證策略、工具和測試環(huán)境，從而以更高的效率縮短產(chǎn)品的市場導入周期。 Siemens EDA致力于發(fā)展電子設計自動化技術，從芯片設計端一路延伸至系統(tǒng)產(chǎn)品端，擁有完整的集成式驗證平臺，可以滿足不同設計階段的驗證要求。面對芯片設計的挑戰(zhàn)，協(xié)助客戶全面提高設計品質(zhì)，加速產(chǎn)品導入市場。 效能提升應對Megachip未來挑戰(zhàn) 傳統(tǒng)仿真工具已經(jīng)無法滿足工程師對仿真時間效益的需求，必須借助新的仿真工具及有效利用硬件仿真加速技術特有的高速、高可見性與準確性等優(yōu)勢，來提升驗證效率，讓設計在驗證復雜度指數(shù)型上升的背景下，仍能得心應手地應對巨型SoC開發(fā)任務。這也是本次“AI Megachip”主題技術研討的探討方向。 下面，小編稍稍劇透一些本次大會的精彩內(nèi)容： · 使用HLS方法學對AI設計的系統(tǒng)級性能進行早期設計和驗證 圍繞 Catapult 構(gòu)建 HLS 設計和驗證流程，大幅加快硬件設計的速度。 · 著力提升初始RTL的設計質(zhì)量 提升初始RTL設計質(zhì)量，提高計劃的可預測性，降低成本。 · 針對復雜芯片測試的一種高效的數(shù)據(jù)封裝網(wǎng)絡 利用Tessent Streaming Scan Network (SSN)，工程師第一次能夠使用真實、有效的自下而上式的流程來實現(xiàn) DFT。 · 機器學習應用程序以確保質(zhì)量 構(gòu)建數(shù)據(jù)驅(qū)動的測試框架。 · 藉由 Calibre Recon 來強化設計者工作效率，縮短芯片驗證周期 設計師透過Calibre nmDRC Recon 和Calibre nmLVS Recon，快速找出問題根源，加快重新設計并縮短芯片制造時間。 · 完備的硬件輔助驗證平臺 高效利用Veloce平臺強大的軟硬件實力加速設計和驗證過程并精準定位潛在問題。 更多不容錯過的精彩內(nèi)容，期待與您分享，掃描海報中二維碼即刻報名，與專業(yè)講師線上對話！ 
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