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JEDEC 固態技術協會，全球微電子產業標準領導制定機構日前公布了廣為業界期待的DDR4（雙倍數據速率4）內存標準的關鍵屬性。 預計將于2012年中期發布的JEDEC DDR4內存標準與之前幾代的技術比較將會帶來顯著的性能提升與能耗降低。 開發中的DDR4標準將包含一系列的創新特性，支持高速操作以及從服務器、便攜式電腦、桌面PC到消費產品等多樣化的廣泛應用。該標準的速率、電壓以及架構等各項技術規格的設定都考慮到簡化遷移并方便采用。 DDR4的電壓路線圖將保持VDDQ常數為1.2伏以便客戶遷移，并允許未來VDD供電電壓的降低。鑒于今后技術進步的必然發生，DDR4標準將保持I/O接口電壓恒定，以便防止技術過早老化。 每個引腳的數據傳輸速率將達到每秒1.6千兆，隨時間的推移將提高到每秒3.2千兆的初始最高目標水平。鑒于DDR3最終突破了原本預計的每秒1.6千兆的峰值，因此未來DDR4可能會提出更高的傳輸速率水平。計劃中的其他功能特性包括DQ總線偽開漏接口，2667兆赫及以及數據速率低擋模式，數據庫分組架構，內部生成的VrefDQ以及改進的培訓模式。 DDR4的架構使用帶有數據庫分組的8n預取功能，包括使用2或4個可選數據庫分組。 該功能將使得DDR4內存設備在每一個單立的數據庫分組中進行獨立的激活、讀取、寫入或刷新等操作。 該設計理念將提高總體內存效率與帶寬，特別是使用較小的內存顆粒的時候。 開發中的其他功能特性包括: • 三種數據帶寬選擇: x4, x8 and x16 • DDR4 (1.2V) 新型JEDEC POD12接口標準 • 時鐘與頻閃燈的差分信號 • 不同于以前DDR版本的新終止機制：在DDR4中，DQ總線將中止切換到VDDQ，即使VDD電壓隨時間衰減也可保持穩定。 • 名義與動態ODT： ODT協議的改進與新增的停車模式允許在不驅動ODT引腳的條件下實現名義終止與動態寫入終止 • 8的突發長度與4的突發突變 • 數據隱蔽 • DBI： 為便于降低功耗， 提高數據完整性，該功能告知DRAM應存儲真實的還是倒置的數據 • 新的數據總線CRC: 支持數據傳輸中的錯誤校驗 – 特別是在寫入操作過程中與非ECC內存應用中。 • 新的 指令/地址總線CA奇偶校驗：為所有操作提供了驗證指令與地址傳輸鏈接完整性的低成本方法 • DLL 關閉模式支持 為了幫助理解及采用DDR4標準，JEDEC計劃在標準發布后舉辦DDR4技術研討會。 進一步的信息會在該標準頒布時一同發布。 負責該標準制定的JEDEC JC-42.3分技術委員會主席舟•麥柯禮指出， “眾多存儲器件、系統、部件以及模組生產商正協同合作來完成DDR4標準。該標準將使下一代系統提高性能并降低功耗。” 他還說到, “JEDEC 歡迎全球各地所有感興趣的公司參加DDR4標準的開發。 |
