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一般說來，不光是重要的信號線，只要信號在一段時間內可能出于無驅動狀態，就需要處理。 比如說，一個CMOS門的輸入端阻抗很高，沒有處理，在懸空狀況下很容易撿拾到干擾，如果能量足夠甚至會導致擊穿或者閂鎖，導致器件失效。祈禱輸入的保護二極管安全工作吧。如果電平一直處于中間態，那輸出就可能是不確定的情況，也可能是上下MOS都導通，對器件壽命造成影響。 總線上，當所有的器件都處于高阻態時也容易有干擾出現。因為這時讀寫控制線處于無效狀態，所以不一定會引起問題。你如果覺得自己能夠接受的話也就將就了。但是這時你就要注意到，控制線不能懸空，不然…… TTL電路的輸入端是一個發射極開路引出的結構，拉高或者不接都是高電平，但是強烈建議不要懸空不接。 上拉還是下拉？要看需要。一方面器件可能有要求，另一方面，比如總線上兩個器件，使能控制都是高有效，那么最好下拉，否則當控制信號沒有建立的時候就會出現兩個沖突，可能燒片。如果計算機總線上面掛了一個D/A，上電復位信號要對它清零或者預置，那么總線可以上下拉到你需要的數字。 至于上下拉電阻的大小，這個情況就比較多了。CMOS輸入的阻抗很高，上下拉電阻阻值可以大一些，一般低功耗電路的阻值取得都比較大，但是抗干擾能力相應比較弱一些。 很多場合下拉電阻取值比上拉電阻要小，這個是歷史遺留問題。如上面所說，TTL電路上拉時輸入3集管基射反偏，沒有什么電流，但是下拉時要能夠使得輸入晶體管工作，這個在TTL的手冊中可以查到。 也是為了這個歷史遺留問題，有些CMOS器件內部采用了上拉，這時它會告訴你可以不處理這些管腳，但是這時你就要注意了，因為下拉再用10K可能不好使，因為也許內置的20K電阻和外置的10k把電平固定在了1V左右。 有時候你會看到150歐姆或者50歐姆左右的上下拉電阻，尤其是在高速電路中會看到。 150歐姆電阻下拉一般在PECL邏輯中出現。PECL邏輯輸出級是設計開路的電壓跟隨器，需要你用電阻來建立電壓。 50歐姆的電阻在TTL電路中用的不多，因為靜態功耗實在是比較大。在CML電路和PECL電路中兼起到了端接和偏置的作用。 CML電路輸出級是一對集電極開路的三極管，需要一個上拉電阻來建立電平。這個電阻可以放在發送端，那么接受端還需要端接處理，也可以放到接受端，這時候端接電阻和偏置電阻就是一個。PECL電路結構上就好像CML后面跟了一個射極跟隨器。 OC門也使用上拉電阻，這個和CML有一點相像，但是還不太一樣。CML和PECL電路中三極管工作在線形區，而普通門電路和OC/OD門工作在飽和區。OC/OD門電路常用作電平轉換或者驅動，但是其工作速度不會太快。 為什么？在OC/OD門中，上拉電阻不能太小，否則功耗會很大。而一般門的負載呈現出一個電容，負載越多，電容越大。當由高到低跳變時，電容的放電通過輸出端下拉的MOS或者Bipolar管驅動，速度一般還是比較快的，但是由低到高跳變的時候，就需要通過上拉電阻來完成，R大了幾十甚至上百倍，假設C不變，時間常數相應增加同樣的倍數。這個在示波器上也可以明顯的看出：上升時間比下降時間慢了很多。其實一般門電路上拉比下拉的驅動能力都會差一些，這個現象都存在，只不過不太明顯罷了？ （為什么會這樣？動動腦筋。想一想輸出電平的變化會對輸出級器件的工作點造成什么樣的影響。） 在總線的上下拉電阻設計中，你就要考慮同樣的問題了：總線上往往負載很重，如果你要電阻來提供一些值，你就必須保證電容能通過電阻在一定時間內放電到可接受的范圍。如果電阻太大，那么就可能出錯。 上拉下拉電阻的定義以及用法 在數字電路中不用的輸入腳都要接固定電平，通過1k電阻接高電平或接地。 1. 電阻作用： 接電阻就是為了防止輸入端懸空，減弱外部電流對芯片產生的干擾，保護cmos內的保護二極管,一般電流不大于10mA 上拉和下拉、限流 1. 改變電平的電位，常用在TTL-CMOS匹配 2. 在引腳懸空時有確定的狀態 3.增加高電平輸出時的驅動能力。 4、為OC門提供電流 那要看輸出口驅動的是什么器件，如果該器件需要高電壓的話，而輸出口的輸出電壓又不夠，就需要加上拉電阻。 如果有上拉電阻那它的端口在默認值為高電平你要控制它必須用低電平才能控制如三態門電路三極管的集電極，或二極管正極去控制把上拉電阻的電流拉下來成為低電平。反之， 尤其用在接口電路中,為了得到確定的電平,一般采用這種方法,以保證正確的電路狀態,以免發生意外,比如,在電機控制中,逆變橋上下橋臂不能直通,如果它們都用同一個單片機來驅動,必須設置初始狀態.防止直通! 2、定義： 上拉就是將不確定的信號通過一個電阻嵌位在高電平！電阻同時起限流作用！下拉同理！ 上拉是對器件注入電流，下拉是輸出電流弱強只是上拉電阻的阻值不同，沒有什么嚴格區分對于非集電極（或漏極）開路輸出型電路（如普通門電路）提升電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。 3、為什么要使用拉電阻： 一般作單鍵觸發使用時，如果IC本身沒有內接電阻，為了使單鍵維持在不被觸發的狀態或是觸發后回到原狀態，必須在IC外部另接一電阻。 數字電路有三種狀態：高電平、低電平、和高阻狀態，有些應用場合不希望出現高阻狀態，可以通過上拉電阻或下拉電阻的方式使處于穩定狀態，具體視設計要求而定！ 一般說的是I/O端口，有的可以設置，有的不可以設置，有的是內置，有的是需要外接，I/O端口的輸出類似與一個三極管的C，當C接通過一個電阻和電源連接在一起的時候，該電阻成為上C拉電阻，也就是說，如果該端口正常時為高電平，C通過一個電阻和地連接在一起的時候，該電阻稱為下拉電阻，使該端口平時為低電平，作用嗎：比如：當一個接有上拉電阻的端口設為輸如狀態時，他的常態就為高電平，用于檢測低電平的輸入。 上拉電阻是用來解決總線驅動能力不足時提供電流的。一般說法是拉電流，下拉電阻是用來吸收電流的，也就是通常說的灌電流。 1、當TTL電路驅動CMOS電路時，如果TTL電路輸出的高電平低于CMOS電路的最低高電平（一般為3.5V）， 這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。 2、OC門電路必須加上拉電阻，以提高輸出的搞電平值。 3、為加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。 4、在CMOS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗， 提供泄荷通路。 5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限增強抗干擾能力。 6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。 7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。 上拉電阻阻值的選擇原則包括: 1、從節約功耗及芯片的灌電流能力考慮應當足夠大；電阻大，電流小。 2、從確保足夠的驅動電流考慮應當足夠小；電阻小，電流大。 3、對于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮 以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理。 |
