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在追求不斷提高能效的過程中，MOSFET的芯片和封裝也在不斷改進。盡管四十多年來我們對這種器件有了很多了解，但目前將它們有效地應用于電源產品依然面臨挑戰。根據具體應用建立FET性能模型并采用電子表格記錄數據的經驗豐富的設計人員，亦未能從熟悉的模型中獲得滿意的結果。 除了器件結構和加工工藝，MOSFET的性能還受其他幾個周圍相關因素的影響。這些因素包括封裝阻抗、印刷電路板(PCB)布局、互連線寄生效應和開關速度。事實上，真正的開關速度取決于其他幾個因素，例如切換的速度和保持柵極控制的能力，同時抑制柵極驅動回路電感帶來的影響。同樣，低柵極閾值還會加重Ldi/dt問題。 正因為了解電路中晶體管的性能很重要，所以我們將選用半橋拓撲。這種拓撲是電力電子裝置最常用的拓撲之一。這些例子重點介紹了同步壓降轉換器——一個半橋拓撲的具體應用。 共源極電感效應 
圖1為具備雜散電感和電阻(由封裝鍵合線、引線框以及電路板布局和互連線帶來)等寄生效應的半橋電路。共源電感(CSI)傾向于降低控制FET(高邊FET)的導通和關斷速度。如果與柵極驅動串聯，通過CSI的電壓加至柵極驅動上，可使FET處于導通狀態(條件：V = -Ldi/dt)，從而延遲晶體管的關斷。這也會增大控制FET的功耗，如圖2所示。
更高的功耗會導致轉換效率降低。另外，由于雜散電感，電路出現尖峰電壓的可能性很高。如果這些尖峰電壓超過器件的額定值，可能會引起故障。 為了消除或使這種寄生電感最小化，設計人員必須采用類似無引腳或接線柱的DirecFET等封裝形式，并采用使互連線阻抗最小化的布局。與標準封裝不同，DirecFET無鍵合線或引線框。因此，它可極大地降低導通電阻，同時大幅降低開關節點的振鈴，抑制開關損耗。 緩和C dv/dt感應導通 影響性能的另一個因素是C dv/dt感應導通(和由此產生的擊穿)。C dv/dt通過柵漏電容CGD的反饋作用(引起不必要的低邊FET導通)，使低邊(或同步)FET出現柵極尖峰電壓。 實際上，當Q2的漏源極的電壓升高時，電流就會經由柵漏電容CGD 流入總柵極電阻RG ，如圖3(a)所示。因此，它會導致同步FET Q2的柵極出現尖峰電壓。當該柵極電壓超出規定的閾值時，它就會被迫導通。圖3(b)顯示的，正是在圖3(a)所示 典型同步壓降轉換器拓撲中，同步FET Q2在這種工作模式下的主要波形。 若要準確地確定低邊或同步MOSFET Q2的這種現象帶來的功耗，需要對其漏源電壓VDS_Q2 進行一段時間的鉗位控制。在鉗位控制時段，其功耗約為：
在這個等式中，Vcl 代表VDS_Q2 的鉗位電壓值；fs代表開關頻率；Irrm 代表峰值反向恢復電流；tcl 代表反向恢復電流由Irrm 降至零所需的時間。 由上式可以看出，C dv/dt感應損耗是Vin、dv/dt和開關頻率的函數，反過來，它也會受驅動速度、柵極電荷Qg、反向恢復電荷Qrr和布局的影響。因此，要想抑制這種不必要的導通，需要選擇具備低荷比(QGD/QGS1)的適用同步MOSFET Q2。在QGD/QGS1中，QGD代表柵漏米勒電荷，QGS1代表柵極電壓達到閾值之前的柵源電荷。盡管降低CDS 或增大CGS可降低C dv/dt感應電壓，但Q2的C dv/dt感應導通還取決于漏源電壓 VDS-Q2 和閾值電壓Vth。由于柵極閾值電壓會隨著溫度的升高而降低，因此這個問題在溫度升高情況下會進一步惡化。因此，低閾值FET對C dv/dt問題尤其敏感。 在實際應用中，要想評估同步MOSFET Q2，需要了解柵極電容的柵極電荷性能。因此，聰明的辦法是調查C dv/dt感應導通，這需要查看累積的米勒電荷。為避免Q2錯誤導通，設計人員必須確保當漏源電壓VDS-Q2 達到輸入電壓時，它必須比柵源電容的總電荷低。 最大限度降低封裝寄生效應 簡單的數學分析表明，解決這個問題的最佳辦法是選擇小于1的電荷比QGD/QGS1。防止C dv/dt感應導通的其他因素包括低驅動漏極阻抗(<1 歐姆)、具備低RG的FET設計、外置的G-S電容器和具備最低寄生效應和電壓振鈴的Q2封裝。 同步MOSFET Q2的導通電阻RDS(on) 及其封裝，在抑制C dv/dt導通方面具備同等的重要性。實際上，近幾年來，MOSFET供應商對各種封裝進行了大幅改進，使通態電阻變得很低并最大限度降低寄生效應。例如以7引腳D2PAK封裝為例，相對于同等的標準D2PAK封裝，在相同漏源電壓VDS條件下，它的導通電阻降低0.4 mΩ，同時大幅改進了電流處理功能。采用7引腳D2PAK封裝的典型代表是IRFS3004-7PPBF。該MOSFET的額定電壓為40 V，導通電阻為1.4 mΩ，漏電流(ID)為240 A。同樣的芯片采用傳統的D2PAK封裝，其通態電阻為1.8 mΩ，額定漏電流為195 A。 其他改進的功率封裝包括功率四方扁平無引腳封裝(PQFN)和DirectFET等封裝。PQFN封裝具備多種變體。不過，與其他的封裝不同，DirectFET未采用任何鍵合線和引線框，使封裝電阻和寄生電感降至最低，如圖4所示。
圖5和圖6為無芯片封裝的電阻和寄生電感的測量值與不同類型MOSFET封裝的頻率的對比情況。
從這些圖可以看出，DirectFET封裝與DPAK、D2PAK、SO8 和微型引線框封裝(MLP)等其他封裝相比，相對于頻率帶來的電阻和電感可忽略不計。此外，DirecFET相對于帶引腳的封裝，其寄生感應值的變化最小，因為能夠帶來電阻和電感的封裝已被降至最低程度。隨著不久前對DirecFET材料和結構的改進，這種封裝的電阻降至0.15 mΩ，寄生電感降低0.1 nH以下。唯一在封裝電阻和電感方面與DirectFET接近的封裝是MLP——PQFN的變體。 性能最大化
為進一步闡明上述的內容和更好地了解C dv/dt損耗對整個電路損耗的影響，讓我們用兩個MOSFET(參數如表1所示)例說明。1號器件具備高通態電阻和低電荷比值，而2號器件是具備低通態電阻和高電荷比值的晶體管。將這兩個器件插入同步壓降轉換器具備相同的Q1 MOSFET和1 MHz開關頻率的同步FET插槽。輸入電 壓為14 V，輸出電壓為1.3 V。
兩個不同的同步FET的測量損耗如圖7所示。從圖7可以看到，在寬輸出負載范圍條件下，1號器件相對于2號器件的損耗更低。實際上，在10A負載條件下，1號器件的功耗比2號器件低0.72 W。整體而言，2號器件的功耗比1號器件高出約18%，這主要是由C dv/dt導通損耗造成的。其中的奧秘就在于，1號器件具備更低的柵漏電荷和電荷比，因此它具備更低的或不產生Cdv/dt損耗。由于負載電流對C dv/dt損耗的影響不大，因此在輕載條件下，功耗的變化基本無差別。 另一個可影響電源產品設計的MOSFET性能的因素是布局。例如，不合理的電路板布局可增大電源電路的寄生效應，反過來，增大的寄生效應又會提高電源的開關和導通損耗。此外，它還會提高電磁干擾的噪聲水平，從而使設計出的產品達不到理想的性能。 若要最大限度降低電路板布局帶來的影響，設計人員必須確保通過將驅動和MOSFET盡可能地背靠背放置，從而使輸入回路面積最小化，如圖8所示。
圖8右側有一個位于FET下方的小型陶瓷支路，利用過孔形成一個極小的輸入回路。因此，需要將支路電容靠近驅動放置，并將輸入陶瓷電容CIN 靠近高邊MOSFET放置。在這里，控制回路FET相對于同步FET具備更高的優先權。 如果將FET并聯，需要確保柵極回路阻抗匹配。另外，該布局必須采用隔離的模擬接地層和功率接地層，使大電流電路形成獨立的回路，從而不干擾敏感的模擬電路。然后，必須將這兩個接地層與PCB布局的一個點連接。此外，設計人員還必須利用多個過孔，使FET與輸入引腳Vin或接地層連接。電路板上任何未用區域必須灌注銅。 總之，封裝阻抗、PCB布局、互連線寄生效應和開關速度都是影響電源電路MOSFET性能的重要因素。因此，要想在高功率密度條件下獲得最佳的轉換效率，必須在設計MOSFET過程中，充分考慮封裝、電路板布局(包括互連線)、阻抗和開關速度。 F3: 實際上，當Q2的漏源極的電壓升高時，電流就會經由柵漏電容CGD 流入總柵極電阻RG ，如圖3(a)所示。因此，它會導致同步FET Q2的柵極出現尖峰電壓。當該柵極電壓超出規定的閾值時，它就會被迫導通。圖3(b)顯示的，正是在圖3(a)所示 典型同步壓降轉換器拓撲中，同步FET Q2在這種工作模式下的主要波形。
Figure 3a: 電流經由柵漏電容 流入總柵極電阻
Figure 3b: 同步FET的主要波形 作者：Eric Persson 國際整流器公司FAE執行總監 |
