SRAM隨機(jī)存儲(chǔ)器的特點(diǎn)及結(jié)構(gòu)

英尚微電子

隨著微電子技術(shù)的迅猛發(fā)展，SRAM存儲(chǔ)器逐漸呈現(xiàn)出高集成度、快速及低功耗的發(fā)展趨勢(shì)。在半導(dǎo)體存儲(chǔ)器的發(fā)展中，靜態(tài)存儲(chǔ)器(SRAM)由于其廣泛的應(yīng)用成為其中不可或缺的重要一員。下面由英尚微電子詳細(xì)介紹關(guān)于SRAM隨機(jī)存儲(chǔ)器的特點(diǎn)及結(jié)構(gòu)。

SRAM隨機(jī)存儲(chǔ)器的特點(diǎn)

隨機(jī)存儲(chǔ)器最大的特點(diǎn)就是可以隨時(shí)對(duì)它進(jìn)行讀寫操作，但當(dāng)電源斷開時(shí)，存儲(chǔ)信息便會(huì)消失。隨機(jī)存儲(chǔ)器依照數(shù)據(jù)存儲(chǔ)方式的不同，主要可以分為動(dòng)態(tài)隨機(jī)存儲(chǔ)器（DRAM）與靜態(tài)隨機(jī)存儲(chǔ)器（SRAM）兩大類。DRAM 以電容上存儲(chǔ)電荷數(shù)的多少來(lái)代表所存儲(chǔ)的數(shù)據(jù)，電路結(jié)構(gòu)十分簡(jiǎn)單（采用單管單電容1T-1C的電路形式），因此集成度很高，但是因?yàn)殡娙萆系碾姾蓵?huì)泄漏，為了能長(zhǎng)期保存數(shù)據(jù)，它需要定期的刷新操作。這不但使DRAM 的讀寫控制變得復(fù)雜，而且也降低了它的讀寫速度。DRAM 主要用作主存儲(chǔ)器。SRAM 是依靠一對(duì)反相器以閉環(huán)形式連接的存儲(chǔ)電路，它的代碼的讀出是非破壞性的，并不需要相應(yīng)的刷新電路，因此它的存取速度比DRAM 要快。但是，SRAM 需要用更多的晶體管來(lái)存儲(chǔ)一位的信息（采用六管單元或四管兩電阻單元儲(chǔ)存一位數(shù)據(jù)），因而其位密度比其它類型的低，造價(jià)也高。靜態(tài)存儲(chǔ)器多用于二級(jí)高速緩存。

SRAM隨機(jī)存儲(chǔ)器的結(jié)構(gòu)

圖2.1 給出了SRAM的一般結(jié)構(gòu)[1]，主要包括存儲(chǔ)陣列、譯碼器、時(shí)序控制、輸入輸出緩沖、輸入輸出控制等。存儲(chǔ)陣列由存儲(chǔ)單元構(gòu)成，用于保存數(shù)據(jù)，存儲(chǔ)陣列的布局對(duì)整個(gè)存儲(chǔ)器的面積、功耗、可靠性等有著非常重要的影響；由于存儲(chǔ)陣列是按行、列分開組織的，因此，譯碼器也分為行譯碼器和列譯碼器，并且地址譯碼之前，需要對(duì)地址進(jìn)行緩存；輸入輸出緩沖是存儲(chǔ)陣列與外部數(shù)據(jù)交換的接口，用于放大存儲(chǔ)單元讀出的信號(hào)，以及將輸入信號(hào)寫入到存儲(chǔ)陣列之中；輸入輸出控制模塊根據(jù)控制信號(hào)的時(shí)序要求，控制存儲(chǔ)器的讀出、寫入等操作；電源控制是一個(gè)可選的電路單元，主要是為了低功耗的要求，當(dāng)整個(gè)存儲(chǔ)器不需要進(jìn)行讀寫操作時(shí)，通過(guò)電源控制可以控制內(nèi)部無(wú)效的翻轉(zhuǎn)操作，從而節(jié)省功耗。完整的存儲(chǔ)結(jié)構(gòu)中可能還包括測(cè)試電路模塊，例如內(nèi)部監(jiān)測(cè)電路、BIST電路等等。

圖1.1 SRAM 結(jié)構(gòu)

圖1.2 存儲(chǔ)器的功能模型    圖1.3 存儲(chǔ)器的關(guān)鍵路徑

圖1.2 是SRAM的功能模型，圖1.3 給出了SRAM的關(guān)鍵路徑，也就是從地址輸入開始到數(shù)據(jù)輸出之間影響讀出操作的通路。為了更好地理解SRAM的關(guān)鍵路徑，首先對(duì)SRAM的讀寫過(guò)程進(jìn)行初步的分析。以讀出操作為例，首先是讀信號(hào)和地址信號(hào)有效，然后在內(nèi)部時(shí)序電路的控制下，對(duì)存儲(chǔ)陣列中的位線進(jìn)行預(yù)充電，接下來(lái)行、列譯碼器輸出，選中相應(yīng)的存儲(chǔ)單元的字線和位線，數(shù)據(jù)經(jīng)靈敏放大器后到輸出緩沖器中，就完成了讀出操作的全過(guò)程。顯然圖1.3 的關(guān)鍵路徑就充分反映了這個(gè)過(guò)程。

圖1.4 給出了SRAM存儲(chǔ)器的讀寫時(shí)序。在讀出操作中，訪問時(shí)間(access time)就是指從地址有效算起，到有效數(shù)據(jù)輸出的時(shí)間；圖1.4 (b)中t1 是從地址和使能信號(hào)穩(wěn)定到寫信號(hào)有效所需的最小時(shí)間，t2 是寫信號(hào)無(wú)效之前必須保持的最小時(shí)間，t3是寫信號(hào)無(wú)效之后地址信號(hào)仍需保持的最小時(shí)間。t1、t2、t3 相加就是一個(gè)寫周期時(shí)間。

圖1.4 存儲(chǔ)器的讀寫時(shí)序

以上VTI代理英尚微電子對(duì)SRAM的結(jié)構(gòu)、操作進(jìn)行了簡(jiǎn)單地介紹和分析。

英尚微電子

隨著微電子技術(shù)的迅猛發(fā)展，SRAM存儲(chǔ)器逐漸呈現(xiàn)出高集成度、快速及低功耗的發(fā)展趨勢(shì)。在半導(dǎo)體存儲(chǔ)器的發(fā)展中，靜態(tài)存儲(chǔ)器(SRAM)由于其廣泛的應(yīng)用成為其中不可或缺的重要一員。