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楷登電子（美國Cadence公司）今日宣布，其全流程數字簽核工具和Cadence 驗證套裝的優化工作已經發布，支持最新Arm Cortex-A75和Cortex-A55 CP，基于Arm DynamIQ技術的設計，及Arm Mali-G72 GPU，可廣泛用于最新一代的高端移動應用、機器學習及消費電子類芯片。為加速針對Arm最新處理器的設計，Cadence為Cortex-A75和Cortex-A55 CPU量身開發全新7nm快速應用工具（RAK），包括可實現CPU間互聯和3級緩存共享的DynamIQ共享單元（DSU），以及專為Mali-G72 GPU開發的7nm RAK。 我們的客戶已經開始使用完整的數字和簽核工作流程及Cadence驗證套裝，對采用全新Arm Cortex和Mali處理器的復雜系統級芯片（SoC）進行流片。如需了解支持Cortex-A75、Cortex-A55和Mali-G72處理器的Cadence全流程數字及簽核解決方案，請訪問www.cadence.com/go/dandsarmraks7nm。如需了解對采用Arm Cortex-A75、Cortex-A55和Mali-G72處理器的設計提供支持的Cadence驗證套裝，請訪問www.cadence.com/go/vsuitearm7nm Cadence RAK可以加快7nm設計的物理實現、簽核和驗證速度，幫助設計師縮短移動芯片和消費類芯片的上市時間。Arm與Cadence擁有多年合作經驗，Cadence全新RAK將為Arm IP的實現提供針對性的技術支持。 基于該RAK，Cadence數字簽核工具可實現最優功耗、性能和面積（PPA）目標。工具中包含腳本、芯片布局圖樣例和Arm 7nm IP庫。Cadence的RTL-to-GDS全流程工作流包括如下數字和簽核工具： • Innovus 設計實現系統：基于統計的片上偏差（SOCV）的傳遞和優化結果 可以改善7nm設計的時序、功耗和面積收斂 • Genus 綜合解決方案：寄存器傳輸級（RTL）綜合可以滿足當前所有最新的7nm先進工藝節點的設計要求，并借助Innovus系統實現整體設計收斂 • Conformal 邏輯等價性檢查（LEC）：保證設計實現流程中邏輯改變和工程改變指令（ECO）的精確性 • Conformal低功耗：實現并驗證設計過程中的功耗約束文件，并將低功耗 等價性檢查與結構性、功能性檢查相結合，實現低功耗設計的全芯片驗證 • Tempus 時序簽核解決方案：實現基于路徑、簽核準確、可物理感知的設計優化，縮短流片時間 • Voltus IC電源完整性解決方案：在設計實現和簽核過程中使用靜態和動態分析，確保最佳的功耗分布 • Quantus QRC提取解決方案：滿足所有7nm先進節點設計要求，確保芯片成品準確符合設計方案 “Cortex-A75和Cortex-A55 CPU可以提供分布式智能從終端到云端（edge-to-cloud），同時搭配Mali-G72 GPU，可以幫助客戶體驗到在多臺設備上的高效和高質量的圖像。”Arm公司副總裁兼計算事業部總經理Nandan Nayampally表示，“通過與Cadence的持續緊密合作，Cadence推出的全新數字實現與簽核RAK，以及針對Arm 最新處理器的Cadence優化驗證套件，我們的共同客戶可以快速的迅速集成并改善他們的差異化解決方案，打造具備競爭力的下一代設備。” Cadence驗證套件針對Arm 設計進行了優化： • JasperGold 形式驗證平臺：實現IP和子系統驗證，包括Arm AMBA 協議的形式化驗證 • Xcelium 并行邏輯仿真器：提供經過產品驗證的多核仿真器，加速SoC研發和其余Arm的設計驗證 • Palladium Z1企業級仿真平臺：包括基于Arm 快速模型（Fast Model）集成的Hybrid技術，操作系統啟動最快提升50倍，基于應用軟件的軟件運行速度最快提升10倍，并利用動態功耗分析技術實現功耗快速預估 • Protium S1 FPGA原型平臺：與Palladium Z1企業級仿真平臺集成使用，并可與Arm DS-5集成來進行流片前嵌入式軟件的調試 • vManager規劃與度量工具：為JasperGold平臺、Xcelium仿真、Palladium Z1平臺和Cadence VIP解決方案提供度量驗證，實現Arm系統級芯片的驗證收斂 • Perspec 系統驗證工具：結合面向Armv8架構設計的PSLib，提供軟件驅動的用例驗證，較傳統驗證激勵開發效率最高提升10倍 • Indago 調試平臺：可對RTL設計、驗證環境和嵌入式軟件進行調試， 并支持基于Arm CPU的軟硬件協同調試 • Cadence驗證工作臺：與Arm Socrates封裝 Armv8 IP和VIP相結合，實現快速的SoC集成和UVM測試環境的搭建 • Cadence互聯工作臺：可與Xcelium仿真器、Palladium Z1平臺和Cadence驗證IP同時使用，對基于Arm CoreLink 互聯IP的系統進行快速的性能分析與驗證 • 驗證IP組合：實現包括Arm AMBA互聯在內的IP和SoC驗證，支持Xcelium仿真器、JasperGold平臺和Palladium Z1平臺 “得益于和Arm的緊密合作，針對全新Arm CPU和GPU，我們對高級數字設計實現和簽核解決方案及驗證解決方案進行了優化，幫助客戶更高效地研發7nm移動類和消費類芯片，”Cadence公司執行副總裁兼數字與簽核事業部及系統與驗證事業部總經理Anirudh Devgan博士表示。“基于RAK和Cadence驗證套裝，設計師不僅可提升PPA和縮短項目周期，同時還將設計出基于Arm 技術的最先進產品。” |
