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在UltraEdit中建立Verilog環境

發布時間:2010-10-12 21:23    發布者:conniede
關鍵詞: ASCII碼 , ultraedit , verilog
UltraEdit是一款功能強大的文本編輯器,可以編輯文字、Hex、 ASCII碼,可以取代記事本,內建英文單字檢查、C 及 VB 指令突顯,可同時編輯多個文件,而且即使開啟很大的文件速度也不會慢。是一個使用廣泛的編輯器,但它并不直接支持Verilog HDL。
在網上查了資料后,自定義了一個Verilog的環境,現在心得總結如下:

1:下載Verilog的語法高亮文件。

即可支持相應的語言編輯,關鍵字將用不同色彩標出。

可以到官方網站去下載,包括上百種語法文件,我想應該都能滿足大家的需要吧!
http://www.ultraedit.com/index.p ... mp;pid=40#wordfiles

2:將下載的文件打開

將里面的內容復制到WordFile.txt文件中(在UltraEdit的安裝目錄下),一般加在最后。

UltraEdit默認只有20種語法,將下載的文件的第一行“L20”改成你想要的序號,如L19。

3:加入折疊功能

由于Verilog HDL的塊一般是以begin和end作為開始和結束的標記,其作用相當于C語言的大括號。在wordfile.txt的對應語言中添加進如下代碼即可:

/Open Fold Strings = "begin""case"

/Close Fold Strings = "end""endcase"

這里除了begin和end可以進行折疊外,另外一對case和endcase同樣可以完成折疊,同樣的方法可以添加你需要的折疊標志。

4:加入自動縮進功能

同樣在wordfile.txt中,有控制自動縮進的語法。所謂自動縮進就是指,輸入begin回車,下一行自動加一個tab;輸入end,下一行自動退回一個tab。用戶可以自己添加不同的縮進詞實現自動縮進。如:

/Indent Strings = "begin""case""fork" "if" "else"

/Unindent Strings = "end""endcase""join" "else"

5: 還可以加入其它一些自定義功能,如函數調用功能,大家可以自己摸索。
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