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受無線和高功效器件的普及以及提供“綠色”電子系統的需求驅動，設計師越來越多地采用低功率設計來應對越來越艱巨的功能性功耗挑
戰。直到最近，管理制造測試過程中的功率問題已經成為第二大備受業界關注的要求。但隨著器件物理尺寸的不斷縮小和電壓門限的不斷降低，越來越多的人認識到
測試過程中過大的功耗會影響數字IC的可靠性，并導致電源引起的故障、過早失效，以及最終測試時發生錯誤問題。這些現象的發生要求制造測試采用特殊的電源
管理和低功率設計技術。 功能模式與測試模式比較 多份研究表明，深亞微米器件的測試模式功耗要比功能模式高好幾倍。雖然典型測試模式功耗極限通常是功能性功耗的2倍左右，但由于多種原因實際功耗要大得多。 例如，為了降低測試儀成本，有時會對多個模塊同時進行測試，但在功能性操作中，許多個模塊同時工作的可能性并不大。掃描期間邏輯電路中的開關以及掃描/捕獲期間的高開關速率也會產生較高的功耗。同樣，轉換測試波形中的快速捕獲脈沖會導致有害的峰值電源脈沖，從而出現IR壓降問題。另外，增加掃描轉移循環的頻率以縮短測試時間也會在測試儀上造成過高功耗。 測試功耗值不同于功能性功耗的其它原因還包括針對最壞情況下功能性功耗的現場測試要求，老化測試以及器件的高電壓測試。所有這些操作都會導致電壓和溫度的上升，從而對測試結果和器件的低功率電路造成潛在的負面影響。 在任何降低測試功耗的方法中，測試覆蓋率影響必須要小，并且對自動測試波形生成(ATPG)工具和流程的影響要降低到最小程度。同樣，也不應顯著影響測試數據量和測試時間。另外，測試模式功耗降低得太多也可能導致電路受到的應力不夠而影響測試質量，因此這種情況應避免。最后，采用的策略必須不影響物理設計因素，如面積、功率和功能時序，并且不影響開發進度。 DFT技術：Q輸出選通和掃描劃分 Q 輸出選通和低功率掃描劃分(Scan Partitioning)就是兩種常見的電源管理技術。在Q輸出選通技術中，選通邏輯被智能地插在關鍵掃描觸發器的Q輸出端，以便盡量減少掃描轉移期間 組合電路中的開關活動。選通邏輯是由測試信號控制的，在捕捉周期和正常功能模式時不被激活。在掃描轉移操作期間，Q輸出選通可以減少通過掃描觸發器傳播到 組合邏輯的開關活動。重要的是只選通對掃描模式功耗降低有很大影響、但對設計中關鍵時序路徑影響很小的寄存器。 掃描劃分是另外一種管理測試功耗的可測性設計(DFT)技術。通過插入DFT邏輯，每條掃描鏈被分割成多個段，當測試數據從某個掃描段加載/卸載時，連接到所有其它段的時鐘可以被關斷以降低功耗。低功率掃描劃分已經在一些商用設計中實現，如游戲系統中使用的CELL處理器。 降低測試功耗的另外一種相關DFT技術是數據選通，這種技術可以給目前不在進行測試的設計區域中的掃描鏈加載一個常數值。此時需要插入必要的測試點，以便給空閑鏈加載零值，從而減少開關活動，而工作鏈則加載來自測試儀來的數據。 DFT技術：禁止輸出驅動器 輸 出驅動器在開關動作時的功耗通常要比內部邏輯大許多倍。盡量避免輸出驅動器開關操作對管理平均功率、即時功率和IR壓降來說非常重要。它的主要思路是在任 何測試模式時鐘脈沖期間將所有三態輸出驅動器保持在被禁(高阻)狀態。這種方法可應用到捕捉和掃描轉移時鐘。這種方法可以在信號被證實時通過使用一個或多 個控制輸入信號強迫驅動器到高阻來實現。在掃描轉移期間除了激活的掃描輸出引腳外的所有驅動器應被禁止。 芯片制造商經常開發 包含上千個信號I/O引腳的芯片，而且大多數引腳可能是輸出或雙向引腳。在如此多三態輸出引腳的情況下，要避免同時發生開關操作，即便沒有時鐘脈沖時。當 大量驅動器被單個控制信號禁止時，這會導致太多的驅動器導通，并在電流要求和電壓降方面產生對應的尖峰。可以使用一個以上的驅動器禁止控制信號來避免出現 這種情況，也可以讓控制信號通過錯位時延運行。小心使用DFT插入和這種驅動器禁止控制信號的ATPG是所有低功率測試方法中的一個重要考慮因素。 ATPG技術：具有功率意識的測試波形生成 除 了DFT方法之外，商用化ATPG工具現在也考慮到了具有功率意識的測試波形生成功能。ATPG圖案主要針對圖案生成時的一個或一組故障。不會使控制狀態 發生沖突的波形可以被合并成統一的一個波形，這被稱為波形壓縮。當壓縮完成時，一般不到3%的控制點會包含特定的值，這些值確定了針對目標故障的測試。這 些確定的控制點稱為關注位。剩余控制點(稱為非關注位)可以用默認隨機邏輯數填充。這些隨機值偶爾可以用來測試不作為波形目標的故障。 這 種非關注位的隨機值填充將導致掃描期間發生約50%的設計掃描觸發器開關動作。商用化ATPG工具提供的電源管理技術具有調整默認隨機填充的波形生成功 能。重復填充方法則重復最后關注位，直到遇到另外的關注位，從而可確保掃描轉移加載期間的開關動作大大減少。無論使用哪種方法都可以獲得同樣的故障覆蓋 率。 例如，如果ATPG圖案是0XXXX110XXXX11XXXX11，其中X代表非關注位，那么隨機填充可能導致最終波 形變成01010110101011010111，而重復填充變成01111110111111111111。隨機填充有15反轉，而重復填充只有3位反 轉，因此在掃描鏈轉移期間反轉率明顯降低。為了避免開關動作減少得太多，另外一種方法是在對剩余位應用重復填充之前增加隨機位來增加開關動作。一些 ATPG工具提供對波形的更多自動化控制，可避免造成IC的應力不足。 電源器件測試 為了解決功能性操作過程中的功耗問題，包括多路電壓(MSV)和電源關閉(PSO)在內的許多架構級電源 管理技術正得到越來越廣泛的應用。這種技術可以提供高達80%的動態功率降低和幾個數量級的漏電功率下降。這些設計具有多種電源模式，設計的不同區域(也 稱為域)可以處于不同的電源模式。 從DFT角度看，當內部掃描鏈、測試壓縮、存儲器BIST等測試結構被插入到這種設計中時，它們必須能在目標電源模式下工作。在以對應電源模式的測試模式測試芯片時，測試結構和實現與保持不同電源模式的控制器宏應該在測試儀上完全可控。 許 多傳統測試解決方案“不計較”這些低功率特性，并在所有域的電源接通條件下做測試。而在具有功率意識的測試方法中，設計的功能性電源模式被映射到ATPG 測試波形。映射必須做到包含至少一個處于“開”狀態的每個電源域的實例，這種狀態允許以在用邏輯故障為目標，同時測試電源域隔離邏輯，并進行“開狀態”驗 證。同樣，還需要包含至少一個處于“關”狀態的每個電源域的實例，用于驗證和測試生成。 另外一個考慮因素是測試電源器件結 構，包括電源控制器、電源開關和狀態保持(SR)觸發器，以及用于功能性電源管理的結構。在制造測試期間，必須對這些低功率器件中的缺陷進行精確建模和測 試。例如，傳統的結構化測試不足以測試支持電源關斷和模式轉換的邏輯，因為傳統的ATPG和故障模型不足以解決處于斷電中的邏輯問題。例如，在關斷包含一 個SR單元的域的電源后，由于SR單元不能保持最初加載的狀態，SR單元可能無法正常工作。目前商用DFT和ATPG工具都支持具有功率器件意識的測試。 本文小結 制 造測試期間的功耗潛在影響不能再被忽視了。許多IC設計團隊的經驗表明，好的工程規劃、并行機制以及具有功率意識的DFT、ATPG和簽字確認工具可以減 輕測試低功率架構和元件過程中遇到的測試功率問題。本文重點介紹了幾種實用的DFT和AFPG技術。隨著低功率電子器件的快速發展，DFT和ATPG領域 中將涌現出更多創新技術、工具和絕佳實用方法。
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