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由于成本提高和產品周期縮短，芯片開發者正致力于芯片設計的一次性成功。在芯片的設計過程中，制造商正在使用一些方法幫助設計者理解和實現面向制造(DFM)的設計技術。他們具備芯片效果、工藝細節、制造成本方面的知識，能夠給設計者提供指導，幫助設計者提高產量并降低芯片成本。 芯片設計一次性成功的重要性 隨著工藝技術的進步，芯片的制造成本提高了。每一次工藝結點的換代升級會帶來更高密度和更高性能IC的產生，同時導致掩膜成本的增加。 延長光學平版印刷壽命需要使用光學模式校正、光學近似檢查(OPC)，以及深亞微米工藝的移相掩膜(PSM)裝置。這導致產生了針對180nm以下工藝(特別是對于定義最小特征尺寸的掩膜層)的非常復雜的光掩膜技術。隨著工藝結點變小，晶圓加工和EDA工具的成本、設計復雜IC所需的時間也隨之增加。 掩膜和設計成本的提高，使得對于復雜的芯片設計，其SoC的NRE費用達到數百萬美元。逐步增加的NRE成本使得“盈虧平衡點”芯片量(芯片開發者能夠補償NRE支出的芯片量)達到更高的層次。這也給芯片制造商(同樣包括集成設備制造商)帶來了降低設計成本和減少設計重復的巨大 壓力。由于消費產品領域(比如數字照相機、MP3播放器和蜂窩電話)嚴峻的競爭形勢，縮短產品上市時間也迫使設計者努力保證芯片設計首次成功。這種成功對于很多產品的盡快上市是非常重要的，否則，可能意味著芯片制造商將失去該類產品的芯片市場份額。 致力于芯片設計一次性成功 說明芯片設計一次性成功的必要性是容易的，難的是怎樣達到這個目標。有很多因素影響芯片設計一次性成功，包括設計工具、設計方法學、單元庫、硅IP或內核、芯片的測試。你需要考慮所有這些因素，確定如何用最少設計時間和費用獲得成功芯片設計的最佳方法。 在基于IP的設計中，獲得芯片設計一次性成功的關鍵因素是建立芯片制造商和IP提供商之間的全面合作，特別是當芯片設計者接近關鍵的、面向生產的設計階段時。ARM代工計劃是一種創新的商業模式，它允許半導體設計公司獲得ARM處理器技術用于先進的SoC解決方案的設計和制造。它也有利于半導體設計公司和芯片制造商的第三方合作伙伴，使他們加速基于ARM內核設計的上市時間，也使得OEM廠商在不接觸制作設備的情況下，直接使用被認可的ARM半導體工藝。 另一方面，越來越多的工程師在使用經認可的硅驗證分類、經產品證明的特定代工IP，這正是TSMC設計服務IP聯盟的支柱產品。TSMC的設計支持包含了由經驗豐富的IC設計中心組成的全球性網絡，保證了設計者能夠正確使用TSMC的IP產品。它由TSMC的驗證程序支持，保證了用戶在拿到IP之前，期望的所有IP已經在實際的硅片上被證明正確。在TSMC硅片上的內核驗證保證了用戶把最好的設計經驗、最容易的設計復用和最快速的IP整合到全部設計中。特定市場的、硅片驗證的IP包括來自于領先的IP庫和SIP提供商的處理器內核、DSP引擎、專用I/O和混合信號功能，它們適用于計算機、消費電子和通信領域。 TSMC在現行的產品中為用戶提供5種ARM內核，這5種內核包括ARM7TDMI內核、ARM926EJ內核、ARM922T內核、ARM946E內核和ARM 1022E內核。這種廣泛的選擇給用戶提供了一個通過ARM代工計劃直接升級ARM內核到最新微處理器技術的途徑。 設計工具 一套好的EDA工具對芯片設計是非常重要的。從頂層來看，這些工具包含了芯片開發的三個領域：前端設計、后端設計和設計驗證。 前端設計工具將完成從芯片邏輯部分的概念化設計到芯片邏輯門級表示的工作，其中概念化設計由下列任務組成，系統級設計和分析、寄存器傳輸級(RTL)設計和分析、邏輯綜合和優化。前端設計可能也包含一些平面布局的設計，它對芯片的物理實現之前的設計驗證有所幫助。 后端設計描述了如何使設計結構在芯片上物理實現，關鍵是芯片的硅內核和庫單元的布局和布線。在物理設計期間，布局和布線工具比影響芯片時序的互連寄生效應的前端工具有更加精確的功能。這種能力使得布局布線工具在完成設計優化的同時，也能定義芯片的物理布局。布局布線工具能夠幫助設計者應付各種設計約束，比如速度、功耗、硅片面積。后端設計必須使用能夠精確反映硅片特性的器件和連線模型，這就需要與正在對那種特定芯片進行工藝處理的制造商保持密切的聯系。再次強調，在這個領域，EDA設計者和硅片制造商之間的合作努力是非常重要的。 在芯片設計期間，涉及到設計驗證的工作是最耗費時間的，驗證將保證芯片滿足功能、時序、功率和其他指標的要求。驗證占用了整個設計時間的大約70%，因為它必須在所有的設計層面上進行，包括系統級、RTL級、邏輯門級和物理級，后面的驗證還會涉及到選擇器件和互連寄生效應的問題。 設計方法學 即使使用最好的工具，工程師也需要采用適當的設計方法，以便減少設計時間，提高芯片設計一次性成功的機會。近年來，設計團體已經把注意力放在時序收斂問題方面。也就是說，從前端設計期間獲得的評估時序性能的物理數據庫中提取一些設計，然后集中在芯片的時序性能上，時序收斂非常重要。另外一些其他設計參數對于大多數設計也很關鍵，特別是功率、信號完整性(SI)和可靠性。設計者的最終目標是設計收斂，從而使芯片能夠滿足所有的設計約束。 好的設計方法學在整個設計過程中利用了分析和驗證準則，從初始的系統級評估開始，隨著設計進程從前端階段到物理設計階段變得日益精確。代工設計策略在幫助設計者滿足芯片設計指標方面是非常有用的。 在90nm工藝，由于器件泄漏的靜態功率(待機功率)和芯片的動態功率相當，TSMC提供了一個參考設計流程規范，從而將泄漏減到最小。這個規范的工作原理是在初始的前端設計流程階段，特別是邏輯綜合和優化階段，使設計者在整個芯片上都使用高性能的晶體管，從而可以使用可得到的最快單元庫進行目標處理，讓設計者對芯片的時序和面積進行優化。在后端設計的布局布線之后進行寄生參數提取和時序分析，設計者能夠確定時序路徑。 這些路徑顯示出設計者可以用高VT值晶體管代替低VT值器件的位置。高VT值晶體管有著較低的開關速度，但也具有較少的電流泄漏和較低的靜態功率擴散。用高VT值晶體管代替低VT值晶體管不會影響芯片的布局。通過不斷的替換和靜態時序分析，有助于設計者滿足時序規范，但功率會下降很多。例如，待機功率下降5倍或更多，動態功率下降2倍或更多都是很有可能的。 TSMC也有針對信號完整性(SI)和可靠性標準的設計規范，涉及的領域包括：
使用退耦電容器與在印刷電路板上使用電容器是類似的，目的是減少電源線上的電流波動和動態IR的下降(功率下降)�？梢愿鶕脑谛酒锌臻g的區域放置電容，同樣，還可以放置時鐘緩沖器和快速輸出緩沖器。 設計庫 芯片設計一次性成功的另一個關鍵點是對包含在芯片內部的單元和內核的準確建模。單元庫必須在幾個設計層面上都有好的、可用的模型，包括RTL級、邏輯門級和物理級。成功的建模以庫提供商(通常是第三方)和芯片制造商之間的緊密合作為基礎。另外，設計者應當有豐富的庫函數和單元類型(低功率、高速度和高密度)可供選擇。為使功率達到最低限度，TSMC的合作伙伴提供了多種VT值的庫單元，允許設計者使用制造商提供的參考設計流程，同時對時序和功率進行優化。這些庫已經由TSMC在一流的設計流程工具上驗證正確，包括Synopsys、Cadence和Magma 。 對于大多數流行的單元庫和靜態RAM，基于ISO9000標準的TSMC9000是硅片制造業中最嚴格的驗證標準。TSMC9000描述了一個庫封裝中包含的大量細節，包括EDA視圖、工藝角、測試芯片標準、測試協議、產品標準和其他一些重要的設計和驗證信息。這個標準在多個層面上的驗證有助于用戶提高硅片設計成功的信心。 硅片 盡管設計重用的關鍵是通過嵌入式內核完成的，但在制造商向用戶提供可用的硅IP方面，仍然面臨缺少硅IP標準的問題。TSMC認為所有硅IP的目標工藝都應當在實際硅片上被驗證正確。TSMC為芯片制造商支持的所有內核提供了一個驗證狀態報告。同時，在幫助減少設計時間方面，能否得到計算機、消費電子和通信應用等特定市場的硅IP是非常重要的。硅片被驗證的IP功能包括處理器內核、DSP引擎、專用I/O和混合信號功能，它們來自幾個領先的IP庫和SIP提供商。 |
