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作者：秦文芳（wqin@semi.org） “一個蝴蝶可以刮起一陣風，一個士兵可以開始一場戰爭”，那么一項偉大的發明呢？ 1947年12月，美國貝爾實驗室的肖克萊、巴丁和布拉頓組成的研究小組，研制出一種點接觸型的鍺晶體管。于是乎，大名鼎鼎的、影響人類文明進程的晶體管就此誕生。1956年，這三人因發明晶體管同時榮獲諾貝爾物理學獎。 在晶體管誕生60多年后的今天，其體積幾乎縮小到了極限：貝爾實驗室1947年制造的第一個晶體管是手工打造的，而現在一個針頭的空間就能塞進去 6000多萬個32nm晶體管(針頭直徑約1.5毫米)；如果百米飛人博爾特的步幅是32nm，那么完成一百米賽程需要跑31.25億步；32nm晶體管的柵極長度約為30nm，英文句點符號“.”的面積大約有0.1平方毫米，可以放進去400多萬個32nm晶體管；Intel 32nm技術的柵極高度是0.9nm，而報紙的平均厚度為0.1毫米，也就是說111111個柵極堆疊起來才有一張報紙厚。 所有數字都揭示著晶體管已經“小”到令人嘆為觀止。但是凡事都有個極限，無限接近物質的極限意味著晶體管已經步入老年了嗎？ 晶體管的前世今生 晶體管被認為是現代歷史中最偉大的發明之一，在重要性方面可以與印刷術、汽車和電話等發明相提并論。晶體管的本名是半導體三極管，是內部含有兩個PN結，外部通常為三個引出電極的半導體器件。它對電信號有放大和開關等作用，應用十分廣泛。晶體管出現后，人們就能用一個小巧的、消耗功率低的電子器件，來代替體積大、功率消耗大的電子管了。 晶體管的發明為后來集成電路的問世吹響了沖鋒號。除了能夠很方便的儲存信息、發送信號，晶體管還具有當初人們不曾料想的特性：它可持續縮小體積，這使得晶體管與電子產品可以穩定地降價，且功能變得越來越好。這一理論最終成就了摩爾定律。 2006年2月英特爾正式推出45nm晶體管(圖1)。與65nm芯片相比，其密度提高2倍，達10億個晶體管，開關速度提高20%，功耗降低30%。這種45nm工藝采用了Cu互連、低k介質，應變硅和193nmArF光刻。 
32nm晶體管則采用第二代高k金屬珊技術，即柵的長度為30nm左右，等價的柵極氧化物厚度僅為0.9nm，同時整體性能將有超過22%的提升。32nm SRAM 測試芯片最早出現在2007年9月，芯片尺寸可以從45nm的0.346μm2減小到0.171μm2。回顧Intel的晶體管技術發展歷程，Intel 每兩年即可將晶體管的尺寸縮小30～50%（圖2）。
摩爾定律是一個殘酷無情的 “監工”，就在最新技術剛剛投入生產，人們認為可以暫時停下腳步好好休息一下時，往往會愕然發現，下一代技術在兩年后就要按時推出，再過兩年又一代新技術…… IBM院士Stuart S.P. Parkin博士介紹說，有摩爾定律的指引，新器件的出現是必然的，它的進步速度在很大程度上取決于相關材料、設備的進展，當然也和市場緊密相連。在晶體管的技術路線圖上，22nm節點之后的等比例縮小很可能需要在SOI或體硅晶圓上采用全耗盡CMOS結構。也很可能會采用TSV 3-D互連和SiC應力層。 向新器件結構的轉換已經啟動（圖3），在15 nm技術路線圖上，IBM和英特爾已經確認了全耗盡CMOS結構，而一些其它的垂直晶體管結構也得到了極大重視。部分耗盡或傳統的體硅晶體管變得愈加困難，為了獲得所需的短溝性能，需要全耗盡器件架構——像finFET這樣的垂直器件或平面SOI——才可以完成對溝道的控制。
盡管普遍的觀點是全耗盡結構會出現在15nm節點，但IBM已經考慮22nm技術節點時，在其旗艦MPU工藝技術中采用全耗盡工藝。英特爾在 22nm還將繼續采用體硅技術。英特爾將于2011年底推出采用22nm工藝的MPU。去年九月英特爾發布了帶有SRAM陣列和周邊邏輯電路的22nm測試芯片，其中每個存儲器陣列為364Mb，芯片共有290億個晶體管。該芯片采用了第三代后柵極高k/金屬柵工藝，也就是在柵極工藝的最后沉積柵介電層和金屬。 應變硅如何“應變”？ 半導體工業縮小芯片的主要動機是：增加每一片晶圓上的芯片數目，從而降低成本；縮短載流子擴散路徑，從而提高芯片處理速度。但是，芯片小型化使工藝技術面臨著新的問題：散熱和量子隧道效應的處理。一個新的思路就是尋找新的電子材料，基于硅材料的應變硅技術由此誕生。 在2009年北京微電子論壇先進半導體工藝研討會上，中芯國際的技術處長吳漢明博士為大家展示了晶體管未來的走向，應變硅技術是殺手锏之一。應變硅是滿足65nm以下工藝要求的一種高端硅基新材料。應變硅由在SiGe等原子距離較大的襯底上外延生長Si而成。該材料的制作原理之一是在鍺硅上外延硅，由于硅原子在鍺原子之間力的作用下發生了應變，擴張了原子間距，因而這種材料被稱為“應變硅”。當硅晶格受到應力產生應變，可將傳輸載子的有效質量縮小，遷移率及飽和速度均增加。因此在同樣組件尺寸下，若使用應變硅技術作為載子的傳輸通道，因其電子與空穴的載子遷移率增加，可達到增加組件速度與驅動電流的目標。 形成應變的方式很多，可藉由制程工藝、材料上自然晶格常數的差異或是組件封裝等等方式來達成。應變硅則可通過如下三種方法獲得：(1)工藝誘導法，通過晶體管周圍薄膜和結構之間的應力形成；(2)在器件通道下方嵌入Si-Ge層；(3)對整片晶圓進行處理。英特爾推出一種包含全硅化(FUSI)鎳電極的45nm節點技術，并將由FUSI生成的金屬與單軸應變硅溝道相結合，硅化電極提高了電荷密度，應變硅增強了載流子遷移率，從而使其性能比傳統的氮氧化硅-多晶硅柵電極提高20%，改進驅動電流20%。東芝推出一種合并兩種應變硅形成的45nm節點工藝，它把雙應力襯底和位于漏/源極區域的淀積Si- Ge相結合，避免將高k介電材料引入柵氧化物，仍繼續采用氮氧化物(SiON)。 總體來說，應變硅技術對硅進行了拉伸，從而加速了電子在芯片內的流動，不用進行小型化就可以提高性能和降低功耗。Stuart S.P. Parkin博士對應變硅的前景表示樂觀，認為如果與絕緣硅技術一起使用，應變硅技術可以更大程度地提高性能并降低功耗。其未來挑戰在于如何了解并優化各種不同來源應力之間的相互作用。
新型晶體管FinFET：萬丈高樓平地起 “萬丈高樓平地起”，沒錯，晶體管也要“拔地而起”了。通過簡單地縮小垂直尺寸和水平尺寸來開發新一代晶體管技術的時代早已過時。Intel資深 fellow Yan Borodovsky博士說：“摩爾定律毫無疑問仍將繼續，但找到兼顧性能與成本的最佳方案乃首要任務，取代 “傳統”形式的技術升級，現在必須開發新材料和新結構，提供更小的尺寸，滿足人們對高密度、高性能和低能耗的要求。” 為了提高45nm晶體管電流密度、減小短溝道效應和改善柵極控制，業界提出了多種新型晶體管結構，如三柵極結構、FinFET（鰭式場效晶體管，Fin Field Effect Transistor）、Omega-FET和多柵極FET等。 平面器件不可能被無限微縮下去。如果采用FinFET，就好像打開了一扇新的門，可以通過集成垂直器件而提升晶體管密度。FinFET確實有進一步提高晶體管密度的潛力，IBM在2009年將其用于FinFET研究的晶圓數目增加了一倍。 FinFET是一種新的CMOS晶體管，被譽為22nm的革命性器件之一(圖5)。它的柵極長度已可小于25nm，未來預期可以進一步縮小至 9nm，約是人類頭發寬度的1萬分之1。FinFET源自于目前傳統標準的晶體管—場效晶體管的一項創新設計。Stuart S.P. Parkin博士說，在傳統晶體管結構中，控制電流通過的柵極，只能在柵極的一側控制電路的接通與斷開，屬于平面的架構。在FinFET的架構中，柵極成類似魚鰭的叉狀3D架構，可于電路的兩側控制電路的接通與斷開。這種設計大幅改善電路控制并減少漏電流，還能大幅縮短晶體管的閘長(圖6)。
習慣是一種可怕的東西，往往會阻礙創新，“平面結構”由于保持了人們習慣的設計風格因而備受歡迎。但采用了FinFET，則必須把器件加起來使用。設計時不存在隨意的寬度，因此只能將其量化并增加指型溝道的數目。FinFET工藝非常困難是業界人士的共識。 對于光刻來說，要能夠克服側壁圖形轉移的問題；對于刻蝕來說，柵極刻蝕則是另一個挑戰。在指型結構附近柵極會卷曲，使得柵極輪廓的表征非常困難。對那些可接受的晶體管性能來說，柵極需要盡量直。在平面結構中，柵極在一個平面上，但在FinFET中，柵極在整個晶圓的表面與溝道高低交錯。這帶來一些根本性的問題，需要找到集成所有工藝完成整個器件的方法。由于垂直結構帶來的光刻和刻蝕挑戰，大多數公司都對FinFET非常謹慎，從某種程度上來講，通過外延抬升源極/漏極的結構本質上已經是一種垂直結構了。 在2009年的IEDM上，采用FinFET技術實現0.06μm2或者0.039μm2單元面積的超微細SRAM亮相。但是，這些產品都利用了電子束直描技術，實用化方面還存在問題。美國IBM、美國GLOBALFOUNDRIES、東芝及NEC電子（現為瑞薩電子）組成的小組近期發布了以現有ArF光刻技術實現的0.063μm2超微細SRAM研究成果。通過采用Sidewall Image Transfe技術，實現了40nm的Fin間距，解決了基于FinFET的SRAM的另一課題——因使用多個Fin而導致面積增大的問題。同時，還實現了80nm這一全球最小的柵極間距。作為實現超微細SRAM的技術，這一成果給人FinFET更為出色的強烈印象。FinFET大展拳腳的時間點似乎更加明朗化。 SOI：CPU煮熟雞蛋將成為歷史 CPU熱到可以煮熟雞蛋的故事已成經典，它說的正是芯片功耗過高的問題。曾有人預言，高功耗將導致摩爾定律提前終結。這并非危言聳聽。高功耗產生高溫度，提高了封裝成本，也產生了許多新的故障，加大了測試復雜度，提高了測試成本。高的芯片功耗產生很多負面影響，而為了保證摩爾定律，就要采用低功耗設計，這又反過來加大了設計復雜度。凡此種種都對摩爾定律產生了終結效應。 Stuart S.P. Parkin博士說，絕緣硅（SOI，Silicon-On-Insulator）的出現主要是解決芯片的功耗問題，這是22nm節點晶體管的希望，當然也是挑戰。該技術利用一層SiO2絕緣薄膜，將各個晶體管與最底下的硅晶圓分開，而在常規的CMOS中，晶體管是直接與硅晶圓接觸的（圖7）。SiO2薄膜層能有效的使電子從一個晶體管的門電路流到另一個晶體管的門電路，不會讓多余的電子滲漏到晶圓上。由于不會有電子滲漏而浪費電能，因此功耗更小。
通過在絕緣體上形成半導體薄膜，SOI材料具有了體硅所無法比擬的優點：可以實現集成電路中元器件的介質隔離，徹底消除了體硅CMOS電路中的寄生閂鎖效應；采用這種材料制成的集成電路還具有寄生電容小、集成密度高、速度快、工藝簡單、短溝道效應小及特別適用于低壓低功耗電路等優勢。 據IBM公司的數據顯示，同類SOI芯片與CMOS芯片相比，SOI芯片的速度可以快20%～30%，而能耗為CMOS芯片能耗的一半或三成。采用SOI技術的45nm PMOS晶體管驅動電流增加30%。 在22nm節點，SOI晶圓上關鍵硅層的厚度是6.3nm，而15nm則更薄，約5nm。硅層是如此之薄，如果破壞了頂層的硅，那么根本沒有修復的余地。為了避免材料損傷，采用了原位摻雜而非注入工藝，這是因為原位摻雜是一項無損傷的工藝。 目前比較廣泛使用且比較有發展前途的SOI的材料主要有注氧隔離的SIMOX（Seperation by Implanted Oxygen）材料、硅片鍵合和反面腐蝕的BESOI（Bonding-Etchback SOI）材料和將鍵合與注入相結合的Smart Cut SOI材料。在這三種材料中，SIMOX適合于制作薄膜全耗盡超大規模集成電路，BESOI材料適合于制作部分耗盡集成電路，而Smart Cut材料則是非常有發展前景的SOI材料，它很有可能成為今后SOI材料的主流。 其實，晶體管一路走來的歷史，就是技術的不斷新陳代謝和市場訴求相輔相成的過程。當整個產業鏈發展進入良性循環時，一切的發展進步都將會是順理成章的，好在這樣的趨勢正在發生。 |
