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1 引言 在當(dāng)今飛速發(fā)展的電子設(shè)計領(lǐng)域，高速化和小型化已經(jīng)成為設(shè)計的必然趨勢。與此同時，信號頻率的提高、電路板的尺寸變小、布線密度加大、板層數(shù)增多而導(dǎo)致的層間厚度減小等因素，則會引起各種信號完整性問題。因此，在進(jìn)行高速板級設(shè)計的時候就必須考慮到信號完整性問題，掌握信號完整性理論，進(jìn)而指導(dǎo)和驗證高速PCB的設(shè)計。在所有的信號完整性問題中，串?dāng)_現(xiàn)象是非常普遍的。串?dāng)_可能出現(xiàn)在芯片內(nèi)部，也可能出現(xiàn)在電路板、連接器、芯片封裝以及線纜上。本文將剖析在高速PCB板設(shè)計中信號串?dāng)_的產(chǎn)生原因，以及抑制和改善的方法。 2 串?dāng)_的產(chǎn)生 串?dāng)_是指信號在傳輸通道上傳輸時，因電磁耦合而對相鄰傳輸線產(chǎn)生的影響。過大的串?dāng)_可能引起電路的誤觸發(fā)，導(dǎo)致系統(tǒng)無法正常工作。 如圖1所示，變化的信號(如階躍信號)沿傳輸線由A到B傳播，傳輸線C到D上會產(chǎn)生耦合信號。當(dāng)變化的信號恢復(fù)到穩(wěn)定的直流電平時，耦合信號也就不存在了。因此串?dāng)_僅發(fā)生在信號跳變的過程當(dāng)中，并且信號變化得越快，產(chǎn)生的串?dāng)_也就越大。串?dāng)_可以分為容性耦合串?dāng)_(由于干擾源的電壓變化，在被干擾對象上引起感應(yīng)電流從而導(dǎo)致電磁干擾)和感性耦合串?dāng)_(由于干擾源的電流變化，在被干擾對象上引起感應(yīng)電壓從而導(dǎo)致電磁干擾)。其中，由耦合電容產(chǎn)生的串?dāng)_信號在受害網(wǎng)絡(luò)上可以分成前向串?dāng)_和反向串?dāng)_Sc，這兩個信號極性相同；由耦合電感產(chǎn)生的串?dāng)_信號也分成前向串?dāng)_和反向串?dāng)_Sl，這兩個信號極性相反。 互容和互感都與串?dāng)_有關(guān)，但需要區(qū)別考慮。當(dāng)返回路徑是很寬的均勻平面時，如電路板上的大多數(shù)耦合傳輸線，容性耦合電流和感性耦合電流量大致相同。這時要精確地預(yù)測二者的串?dāng)_量。如果并行信號的介質(zhì)是固定的，即帶狀線的情況，那么，耦合電感和電容引起的前向串?dāng)_大致相等，相互抵消，因此只要考慮反向串?dāng)_即可。如果并行信號的介質(zhì)不是固定的，即微帶線的情況，耦合電感引起的前向串?dāng)_隨著并行長度的增大要大于耦合電容引起的前向串?dāng)_，因此內(nèi)層并行信號的串?dāng)_要比表層并行信號的串?dāng)_小。 3 串?dāng)_的分析與抑制 高速PCB設(shè)計的整個過程包括了電路設(shè)計、芯片選擇、原理圖設(shè)計、PCB布局布線等步驟，設(shè)計時需要在不同的步驟里發(fā)現(xiàn)串?dāng)_并采取辦法來抑制它，以達(dá)到減小干擾的目的。 3.1 串?dāng)_的計算 串?dāng)_的計算是非常困難的，影響串?dāng)_信號幅度有3個主要因素：走線間的耦合程度、走線的間距和走線的端接。在前向和返回路徑上沿微帶線走線的電流分布如圖2所示。在走線和平面間(或走線和走線之間)的電流分布是共阻抗的，這將導(dǎo)致因電流擴(kuò)散而產(chǎn)生的互耦，峰值電流密度位于走線的中心正下方并從走線的兩邊向地面快速衰減。 當(dāng)走線與平面間的距離間隔很遠(yuǎn)時，前向和返回路徑間的環(huán)路面積增加，使得與環(huán)路面積成比例的電路電感增加。下式描述了使前向和返回電流路徑構(gòu)成的整個環(huán)路電感最小化的最優(yōu)電流分布。它所描述的電流也使存儲在信號走線周圍磁場內(nèi)的總能量最小。 式中i(d)是信號電流密度，I0是總體電流，H是走線距地層的高度，D是距走線中心線的距離。 各種串?dāng)_結(jié)構(gòu)的示意圖如圖3所示，因為位置的不同所以結(jié)果也有所不同。 圖3a所示為同層傳輸線之間的情況， 串?dāng)_表示為被測噪聲電壓與驅(qū)動信號的比。常數(shù)K依賴于電流上升時間及干擾走線的長度，這個值總是小于1，在大多數(shù)情況下，近似取1。加大并行信號之間的間距或者減小信號與平面層之間的距離都有助于減小同層信號之間的串?dāng)_。 對于距離介質(zhì)高度不同的微帶線，如圖3b所示， 對于處于不同層的帶狀線，如圖3c所示，使用對兩個參考層高度的并聯(lián)來決定， 然后再用上面的公式計算得到。由以上各式可看出，避免或最小化平行線間串?dāng)_的最好方法是最大化走線間隔或使走線更接近參考層。長時鐘信號和高速并行總線信號的布線應(yīng)該遵循這一規(guī)則。 UltraCAD Design開發(fā)了一些免費的計算器軟件供設(shè)計人員使用，其中一個就是串?dāng)_計算器軟件。它包括了以上幾種串?dāng)_結(jié)構(gòu)的計算，可用于估計鄰近走線間的串?dāng)_系數(shù)，且簡單方便。由于影響串?dāng)_的因素很多，所以軟件不可能給出十分精確的結(jié)果，而是在最壞情況下的大概值，因此設(shè)計中還應(yīng)參考以前的電路板設(shè)計對結(jié)果進(jìn)行校準(zhǔn)。 3.2 串?dāng)_的分析 使用EDA工具對PCB板的串?dāng)_進(jìn)行仿真，可以在PCB實現(xiàn)中迅速地發(fā)現(xiàn)、定位和解決串?dāng)_問題。本文以Mentor公司的仿真軟件HyperLynx為例對串?dāng)_進(jìn)行分析。 高速設(shè)計中的仿真包括布線前的原理圖仿真和布線后的PCB仿真，對應(yīng)地，HyperLynx中有LineSim和BoardSim。LineSim主要針對布局布線前仿真，它可將仿真得到的約束條件作為實際的布線約束，較早地預(yù)測和消除串?dāng)_問題，從而有效地約束布局和變化疊層，并在電路板布局之前優(yōu)化時鐘、關(guān)鍵信號拓?fù)浜徒K端負(fù)載。BoardSim則是針對布局布線后仿真，它可以精確地預(yù)測未知的PCB導(dǎo)線之間的耦合影響，將仿真結(jié)果顯示在一個示波器中，并顯示所有串?dāng)_波形的詳細(xì)細(xì)節(jié)。其目的是為了預(yù)測和發(fā)現(xiàn)實際成品的串?dāng)_問題，從而節(jié)約設(shè)計者的時間，避免反復(fù)設(shè)計制造原理樣機。 對布局布線前仿真而言，LineSim需要首先建立一個基本的耦合模型，對不同電路環(huán)境設(shè)置不同的約束條件，主要包括導(dǎo)線間距、最大平行長度、最大驅(qū)動IC的轉(zhuǎn)換速度、介質(zhì)的厚度、疊層結(jié)構(gòu)等。這些約束可以讓設(shè)計者在設(shè)計早期了解可能產(chǎn)生問題的地方，從而進(jìn)行有效地計劃，減少布局布線前可能出現(xiàn)的串?dāng)_，并找到最精確的約束條件，作為下一步布局布線的約束。在驅(qū)動芯片的選擇方面可以引入IBIS(Input/Output Buffer Information Specification)模型，它一般由芯片廠家提供。 在運用BoardSim對布線進(jìn)行串?dāng)_分析時，可以有以下3種方式：交互式的串?dāng)_仿真、快速批處理方式和詳細(xì)批處理方式。其中，交互式串?dāng)_仿真可以直觀地通過數(shù)字示波器觀察干擾情況。這里提出了幾何門限和電氣門限的概念。幾何門限會規(guī)定一定的區(qū)域，凡是進(jìn)入此區(qū)域、具有一定長度的網(wǎng)絡(luò)都被認(rèn)為是攻擊網(wǎng)絡(luò)；電氣門限會規(guī)定一個干擾量，凡是對本網(wǎng)絡(luò)造成超過這一量值的干擾網(wǎng)絡(luò)都被認(rèn)為是攻擊網(wǎng)絡(luò)。采用幾何門限需要設(shè)計者對串?dāng)_有一定的了解，知道在多遠(yuǎn)的距離、在哪一層會產(chǎn)生多大的串?dāng)_。因此通常推薦使用電氣門限，它能更加準(zhǔn)確，分析速度更快。 這里以TD-SCDMA終端基帶電路中的ADC和DAC芯片MAX19700為例，說明對其時鐘線的串?dāng)_抑制。首先要用一個簡單模型來代表時鐘電路，由LineSim建立模型如圖4。 該基本模型有兩個網(wǎng)絡(luò)：驅(qū)動器A0(驅(qū)動線路為時鐘信號線，其工作頻率為5.12MSPS)，通過傳輸線連接到1MW的電阻C0上；接收模式的驅(qū)動器A1，通過傳輸線連接在720KW的電阻C1上。每一條被耦合的傳輸線的特征阻抗都是68.8W，耦合長度是9in。HyperLynx計算出每條線上的延時大約是1.581ns。模型分為8層，設(shè)定兩個信號線都為內(nèi)層線(及微帶線)且為同層。在PCB布局布線約束條件中，線寬為5mil，線間距為5mil，相對介電系數(shù)設(shè)置為4.3。圖中分別在A0、B1、C1處加上了示波器探頭，可利用示波器觀看波形，B1的10MW電阻也是為了加探頭而設(shè)置的。仿真結(jié)果如圖5所示。 從圖5中可以看出串?dāng)_的幅度比較大，因此需要采取辦法抑制串?dāng)_。圖6的仿真波形是修改了簡單模型的約束條件而得到的，主要修改了信號的結(jié)構(gòu)，將兩個網(wǎng)絡(luò)分別放到了不同的層里，耦合長度也減短為3in，由圖6可知串?dāng)_得到了明顯的抑制。將這一約束條件直接帶入下一步的布局布線中，可以抑制串?dāng)_，且不需再單獨對這一網(wǎng)絡(luò)進(jìn)行BoardSim仿真，節(jié)省了時間。 3.3 串?dāng)_的抑制 不管是設(shè)計前的串?dāng)_計算，還是布局布線前的仿真，或是布局布線后的仿真，都是為了使PCB板能快速達(dá)到最小的干擾。因此需要在設(shè)計過程中運用以前的經(jīng)驗來解決現(xiàn)在的問題，以下就是有效避免布局布線中串?dāng)_的經(jīng)驗總結(jié)： 1)容性耦合和感性耦合產(chǎn)生的串?dāng)_隨受干擾線路負(fù)載阻抗的增大而增大，所以減小負(fù)載可以減小耦合干擾的影響； 2)盡量增大可能發(fā)生容性耦合導(dǎo)線之間的距離，更有效的做法是在導(dǎo)線間用地線隔離； 3)在相鄰的信號線間插入一根地線也可以有效減小容性串?dāng)_，這根地線需要每1/4波長就接入地層。 4)感性耦合較難抑制，要盡量降低回路數(shù)量，減小回路面積，不要讓信號回路共用同一段導(dǎo)線。 5)避免信號共用環(huán)路。 在高速PCB設(shè)計的過程中，不僅需要對理論概念的詳細(xì)理解，同樣需要不斷的積累經(jīng)驗，不斷完善理論。同時，對相關(guān)輔助軟件的熟練運用也可以縮短設(shè)計周期，從而提高競爭力，對設(shè)計的成功完成起到重要的作用。 4 結(jié)語 高速PCB板級、系統(tǒng)級設(shè)計是一個復(fù)雜的過程，包括信號串?dāng)_在內(nèi)的信號完整性問題越來越不容忽視，因此需要設(shè)計者在設(shè)計的時候?qū)π盘柾暾詥栴}有全面的規(guī)劃與考慮，在設(shè)計周期的各個階段采用不同的方法來確保設(shè)計快速、精確地完成，從而節(jié)約時間、避免重復(fù)。 |
