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高精度信號路徑圖 信號路徑的設計為系統設計工程師提供不少可供他們發揮的機會。以設有模擬/數字轉換器的信號路徑為例來說，工程師進行設計時不但要為傳感器提供緩沖，而且還要解決模擬/數字轉換器開關電容的輸入充電問題，以及要盡量減少系統的噪聲源，只要構思的設計能解決這些問題，便可大幅提升系統的性能。今期的信號路徑設計專輯將會深入討論這方面的問題。 為傳感器提供緩沖 若傳感器無法驅動模擬/數字轉換器的電容負載，我們可以利用運算放大器為其提供緩沖。由于許多系統都規定只可采用一個電源供應，因此選用的運算放大器必須采用與模擬/數字轉換器相同的電壓操作，這一點非常重要。雖然共用供電電壓有助精簡系統設計及節省成本，但運算放大器因為受供電電壓的掣肘，以致其輸入及輸出的能力無法得到充分的發揮。以 ADC121S101 這類模擬/數字轉換器芯片為例 來說，由于這類芯片的參考電壓 (VREF) 也同時是供電電壓，因此選用設有軌到軌輸出 (RRO) 功能的運算放大器如 LMP2011 較為理想。正因為 LMP2011 放大器芯片設有軌到軌輸出功能，所以系統設計工程師可以利用模擬/數字轉換器的整個動態范圍，以確保可以使用所有輸出代碼。 我們選定具備適當輸入/輸出能力的運算放大器之后，便要考量放大器的增益帶寬。若信號源的最高輸出低于參考電壓，緩沖級便可能需要為其提供增益。若運算放大器配置為單位增益放大器，其頻率會受增益帶寬積 (GBWP) 所限，以致只能選用 -3dB 頻率。由于運算放大器的增益帶寬積屬于不變的常數，因此我們只要采用增益為 ACL 的閉環配置便可降低放大器的帶寬，降幅高達 ACL 倍，其計算公式如下： 例如，若 LMP2011 運算放大器的增益帶寬積為 3MHz，而 ACL 增益則設定為 10V/V，那么運算放大器的帶寬便可達 300kHz。 由于閉環帶寬與放大器的頻率同樣是 -3dB，放大器若以這個頻率操作，其輸出是輸入值的 70.7%，因此若以 -3dB 頻率作為基準衡量，輸出振幅的誤差會高達 29.3%。模擬/數字轉換器的誤差以最低有效位 (LSB) 作為計算單位。1 LSB定義為 VREF/2n，定義中的 VREF 是指參考電壓，而 n 則是模擬/數字轉換器的分辨度。例如，8 位模擬/數字轉換器的 1 LSB 是 VREF/256。對于模擬/數字轉換器最低有效位準確度必須高達 1/2 LSB的系統來說，8 位模擬/數字轉換器的輸入增益準確度必須高達 1-1/2n+1，亦即 99.8%。為了保證運算放大器的增益準確度足以滿足系統的特定要求，我們必須計算出運算放大器的最高操作頻率 (fmax)。以下是這個頻率的計算方法：先假定運算放大器的頻率大約相當于單極濾波器的頻率響應。圖 1 所示的曲線圖顯示增益 (AV) 及 -3dB 頻率 (fo) 已按照 1 加以規范化。 以下是這條曲線的公式： 為了確保 8 位系統符合 1/2 最低有效位錯誤的要求，運算放大器的規范化最高頻率 (fmax) 是： 以 8 位的模擬/數字轉換器為例來說，若準確度規定為 1/2 最低有效位，運算放大器的實際帶寬只有 0.062 x GBWP (增益帶寬積)。換言之，若LMP2011 運算放大器的增益帶寬積為 3MHz，而且采用的是配合單位增益的配置，那么其實際帶寬只有 186kHz。若增益必須超過 1 倍，實際帶寬更會進一步下跌。以不同分辨度的模擬/數字轉換器來說，1/2 最低有效位錯誤的規范化最高頻率可以根據以下公式計算出來： 圖1：運算放大器的頻率響應 為開關電容負載充電 由于上述設有模擬/數字轉換器的信號路徑添加了運算放大器，因此可以驅動電容負載。但模擬/數字轉換器的輸入端本身便是開關電容負載 (參看圖 2)。 圖 2：ADC121S101 芯片的輸入端 ADC121S101 模擬/數字轉換器芯片處于“保持”模式時，其輸入電容 (CPIN) 不會超過 4pF，若處于“跟蹤”模式時，其輸入電容 (CSAMPLE + CPIN) 則不會超過 30pF。輸入電容的改變會導致誤差的出現，為了將誤差減至最少，CI 電容器必須通過輸入引腳連接接地。模擬/數字轉換器處于“跟蹤”模式時，CI 電容器的電容遠遠大于轉換器的輸入電容，因此 CI 電容器可為模擬/數字轉換器的取樣電容器提供充電電流，迅速為其充電。一般來說，我們要為有關的電容器添加隔離電阻，以便額外添加的負載電 容可與運算放大器的輸出端分隔開 (參看圖 3)。 圖3：快速充電電路 為 RC 網絡選用適當的數值時，我們必須考量三個重要的因素。首先，設計工程師必須知道 RC 網絡實際上可視為信號路徑上的低通濾波器，因此每當輸入頻率偏向 1/2pRC 所界定的電極時，RC 網絡便會減弱取樣信號。對于部分應用來說，模擬/數字轉換器的增益非常重要，若這類系統不采用增益校正，便必須在上述情況下將取樣信號減弱，這是系統優劣成敗的關鍵。第二，采用的串聯電阻也不可太大。雖然電阻值越大，運算放大器輸出端的相位延遲便越少，運算放大器也就更加穩定，但缺點是與模擬/數字轉換器輸入端并行連接的內、外電容器便無法在模擬/數字轉換器的“跟蹤”時間內完成充電。一般來說，電阻值都低于 100W。第三，采用“跟蹤”模式時，外置電容器必須比輸入電容大很多倍。這樣才可在模擬/數字轉換器由“保持”模式切換為 “跟蹤” 模式時將電容器出現的壓降減至最少。 運算放大器需要多少建立時間完全取決于模擬/數字轉換器的“跟蹤”模式持續了多久。運算放大器要趕緊在模擬/數字轉換器改用“保持”模式之前，利用這段“跟蹤”時間為電容器補充充電，確保電容器儲存足夠的電壓。利用輸入引腳為電容器充電需要一段固定的時間，這個時間常數取決于串聯電阻值及并行連接的內外電容器的電容值。運算放大器若無法在模擬/數字轉換器進入“保持”模式之前穩定輸入端的電壓，數據的轉換便會出現錯誤，而且數據會前后不一致。 我們若要尋找適當的 RI 電阻值及 CI 電容值，開始時可以按照模擬/數字轉換器的取樣頻率設定 RC 網絡的電極。若這個設定會令最高輸入頻率出現過大幅度的衰減，設計工程師可以相應調低有關的電容值或電阻值。設定最低電阻值時，應充分考慮運算放大器有多大的輸出驅動能力。較小的電阻值比較理想，因為失真會較少。但我們必須保證放大器可在有關應用的整個輸入頻率范圍內、以至在不同的振幅及溫度下都能保持穩定。 如何管理元件的容錯能力 若果放大器配置采用反相放大器 (參看圖4)，我們便很容易計算出元件容錯率所派生的錯誤系數。由于增益可定義為 – RF/RG，因此若選用最高值的 RF 搭配最低值的 RG，或者選用最低值的 RF 搭配最高值的 RG，那么實際的增益與理想的數字便會出現極大的差距。我們若使用 1% 容錯度的電阻，錯誤率最高可達 2%。 圖4 ：反相放大器配置 對于沒有加設增益校正電路的應用來說，模擬/數字轉換器的動態范圍必須限定在一定的范圍之內。以 8 位的模擬/數字轉換器為例來說，1 最低有效位 (LSB) 相當于參考電壓的 0.39% (VREF/2n)。因此，電阻容錯度產生的 2% 增益錯誤相當于動態范圍失去 12 LSB ，比最高輸出代碼少 6 LSB (5.13 的約數)，但比最低輸出代碼則多 6 LSB。 減低供電線路所產生的噪聲 元件容錯度是導致模擬/數字轉換器信號路徑出現錯誤的其中一個原因，而數字電路也會將噪聲帶進供電干線，這是信號路徑出現錯誤的另一個原因。噪聲會通過供電引腳混入模擬/數字轉換器及運算放大器。一般來說，像 LMP2011 這類芯片都有卓越的電源抑制比 (PSRR)，因此不會受噪聲影響。但以 ADC121S101 這類模擬/數字轉換器為例來說，其供電電壓也同時是參考電壓，而電源抑制比只有 0dB (亦即 PSRR 為零)。由于模擬/數字轉換器的輸出驅動器以極快的邊緣率操作，因此模擬/數字轉換器需要的供電量便會變化不定。混入輸入供電線路的噪聲可以干擾線路上的模擬/數字轉換器及其他相連的模擬電路。若要有效抑制供電線路噪聲而又沒有其他更佳選擇之前，加設兩個超小型電容器的雙電容器去耦電路設計不失為一個初步而又較為理想的方案，這個設計的其中一個電容器設于距離供電引腳一厘米之內的位置，其電容為 0.1mF (典型值)，而另一電容器則設于附近，其電容則為1.0mF 至 10mF。若模擬及數字供電引腳都連接同一電源，我們可以在這 兩條引腳之間加設扼流圈。這個扼流圈可視為直流電的短路，而且進行高頻操作時若需要為電路提供隔離，這個扼流圈也可作為電阻提供隔離功能。 雖然能夠將供電線路有效隔離總是好的，但最好還是盡量將模擬/數字轉換器輸出端的相對負載電容減至最少，以便轉換器耗用較少電流。負載電容進行充電時會令供電線路出現噪聲尖峰，而負載電容進行放電時則會將噪聲帶入模擬/數字轉換器的基底。目前有幾個方法可以將負載電容減至最少。最容易的方法是只驅動一顆芯片，但有關芯片須盡量置于靠近模擬/數字轉換器輸出端的位置。此外，我們也可采用串聯電阻減低驅動負載電容所產生的影響。這個設計的優點是負載電容器進行充電或放電所需的電流會受到限制，而且輸出的轉換率也可降低。我們要確保串聯電阻值不可超過 100W，以便符合數字電路的定時規定。串聯電阻可能無法符合高頻系統的要求，因此被驅動的電路必須盡量靠近模擬/數字轉換器的輸出端。 保持時鐘信號的完整性 模擬/數字轉換器的時鐘線路與其輸出端一樣，可以將噪聲帶入系統。若時鐘線路的長度超過其上升時間除以線跡延遲的 6 倍，時鐘線路便應視為傳輸線路，其計算方法如下： FR4 電路板的線跡延遲是每英吋 150ps (典型值)。若將線跡當作傳輸線路，線跡必須具備受控阻抗的特性，而且還須設有適當的終端裝置，以免出現信號反射，導致失真情況出現。時鐘波形一旦失真，便會導致每一時鐘周期出現變化，這種變化情況一般稱為抖動。時鐘的定時時間一旦有變，模擬/數字轉換器選取波形的確實地點便會不同。信號若出現抖動，模擬/數字轉換器的取樣點總是位于比理想取樣點較高或較低的位置。由于信號取樣過程出現時間的落差，噪聲也就因此而起。1 LSB 的錯誤最高只能容許 1/2pfin 的抖動。若錯誤為 1/2 LSB，計算時可將 n+1 取代 n。 我們可以為線路加設終端裝置，這是另一個可以避免線路出現反射現象的方法。線跡的終端裝置分為兩種，一種是近端終端裝置，另一種是遠端終端裝置。若采用近端終端裝置，電阻必須與靠近信號源輸出端的線路串聯一起。信號源與串聯電阻的電阻值總和應相等于線路的特性阻抗。若近端終端裝置無法滿足要求，則必須采用遠端終端裝置。若采用遠端終端裝置，電阻必須在模擬/數字轉換器的時鐘輸入端連接接地。終端電阻要盡量置于靠近模擬/數字轉換器輸入引腳的位置，而電阻值應相等于線路的特性阻抗。 系統若需要利用時鐘源驅動多個不同的輸入端，單靠遠端終端裝置可能并不足夠。遠端終端裝置會減弱信號電平。若時鐘源同時驅動多個輸入端，而每一輸入端都設有終端電阻，那么時鐘電壓可能會因此減弱，以致永遠無法達到邏輯閾值。以上述例子來說，采用交流電終端裝置較為理想。若采用交流電終端裝置，便需要加設一個與電容器串聯一起的電阻，而且這個電阻必須在模擬/數字轉換器的輸入端連接接地。這個設計可以減弱采用交流電的元件，但對采用直流電的元件則沒有影響。以設有交流電終端裝置的系統為例來說，振幅介于 0 伏與 5 伏之間的信號會以 2.5 伏作為中心點。時鐘仍會被減弱，但會置于各個 CMOS 跳轉點之間的最中心位置，確保信號振幅可以減至最少，以符合邏輯電平的規定。 總結 工程師進行設計時只要作出明智的選擇，例如為傳感器提供適當的緩沖，解決模擬/數字轉換器開關電容的輸入充電問題，以及盡量消除系統的噪聲源，便可構思一個理想的設計，大幅提升系統的性能。 |
