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目前基于FPGA和DSP結構的軟件無線電技術被廣泛應用在數字接收機設計中，雷達接收機領域的數字化技術也在日趨發展，如何借助數字化的軟硬件優勢設計出易實現、靈活，并滿足不同性能指標和目的的數字接收機成為工程設計的焦點。本文結合某連續波測速雷達數字接收機的設計實現，給出了一種基于模塊化的FPGA設計方案，并在此基礎上重點討論了信號處理模塊的設計。 1 雷達接收機概述 雷達接收機的任務是通過適當的濾波將天線上接收到的微弱高頻信號從伴隨的噪聲和干擾中選擇出來，并經過放大和檢波后，送至顯示器、信號處理器或由計算機控制的雷達終端設備。雷達接收機可以按應用、設計、功能和結構等多種方式來分類。但是，一般來說可以將雷達接收機分為超外差式、超再生式、晶體視放式和調諧高頻式等4種類型，其中超外差式雷達接收機具有靈敏度高、增益高、選擇性好和適用性廣等優點，實際中在很多的雷達系統中都獲得應用。超外差式雷達接收機的簡化方框圖如圖1所示。 2 數字中頻接收機原理 由于受器件水平的制約，數字接收技術目前還難以在射頻頻段直接實現，一般在中頻進行數字化。目前所說的數字測速即是利用中頻數字鎖相環來完成多普勒頻率的提取及測量。數字中頻接收機主要由數字化正交處理單元、數字載波鎖相環和自動增益控制(AGC)環組成。 中頻經A／D采樣后的數字信號與數控振蕩器(NC0)產生的數字正交信號分別進行數字混頻，各經過FIR數字低通濾波器，得到I、Q兩路數字窄帶信號。I、Q兩路信號分別作為數字信號的實部和虛部，做FFT分析，估算出多普勒信息，輸出頻率控制碼控制NCO輸出，實現快速載波頻率引導。I路信號再經過低通濾波器(LF1)完成數字濾波，控制NCO的輸出頻率，從而構成數字鎖相環，在頻率引導成功后實現對載波信號的快速捕獲與跟蹤。環路鎖定后從環路濾波器輸出可以提取出多普勒信息。Q路信號經過一個低通濾波器(LF2)，通過I、Q提取輸入信號的幅度信息，實現信號的AGC控制。 3 模塊化設計在FPGA的具體應用 本接收機主要功能是完成連續波雷達的測速和測角任務，設計時在保證指標的前提下，貫徹簡潔至上的原則；并且盡量采用先進、成熟的數字處理技術和軟件無線電技術，貫徹模塊化、通用化、系列化、組合化設計原則，確保系統先進、穩定、可靠。中頻數字接收機是整個接收機部分的核心，設計時遵循簡潔、靈活的特點，盡量減少硬件電路的功能，使其結構簡潔，降低設計和實現的難度，而把復雜的處理交由軟件完成。 3．1 FPGA模塊組成 FPGA是整個數字中頻接收機的通信樞紐，同時還參與部分信號處理工作，FPGA由時鐘產生模塊、時間解碼模塊、信號處理模塊和通信控制模塊四部分組成，分別完成四大基本功能，如3．2節所述。 3．2 FPGA各個模塊的基本功能 3．2．1 時鐘產生模塊 時鐘產生模塊利用系統基準信號為整個系統提供時鐘信號，保證系統的同步運行，具體如下：為ADC提供采樣信號；為DSP提供時鐘信號；為信號處理模塊提供時鐘信號；為時間解碼模塊提供時鐘信號；為通信控制模塊提供時鐘信號。其中，后3類時鐘信號為FPGA內部信號，無需輸出。 3．2．2 時間解碼模塊 時間解碼模塊利用時間碼信號和時鐘產生模塊送來的時鐘信號為整個系統提供時間信息和時基信號，保證系統在時間上的同步運行，具體如下：接收時間碼信號，解碼得到時間信息；產生與時間碼信號對準的時基信號。 3．2．3 信號處理模塊 信號處理模塊接收ADC數據，完成信號處理，包括以下內容：信號的下變頻處理；信號的濾波抽取處理。 3．2．4 通信控制模塊 通信控制模塊其外部完成與DSP單元、外部設備的通信；其內部完成與時鐘產生模塊、時間解碼模塊、信號處理模塊的通信。 3．3 FP6A各個模塊設計原理及解決方法 3．3．1 各模塊組成 (1)時鐘產生模塊。時鐘信號的產生利用PLL和分頻器，對基準信號進行處理得到，設計時應注意ADC采樣信號同相，同時保證信號處理模塊時鐘信號和FPGA接收的ADC數據相差要求的固定值。 (2)時間解碼模塊。時間解碼模塊由編碼器、解碼器和分頻鏈組成，時間碼解碼器的主要作用是譯碼得到秒信號和時間信息，分頻鏈路的主要作用是產生與譯碼秒同步的分頻信號。 (3)信號處理模塊。信號處理模塊由A、B兩個通道組成，兩個通道結構相同，分別處理兩個點頻的中頻信號；每個通道又由和信號和差信號兩個子通道組成，兩個子通道都是數字下變頻器(DDC)，其結構相同，分別處理和／差兩路信號。原理框圖如圖4所示。 對于每個通道而言，和信號的處理結果分為一次抽取結果和二次抽取結果(每個結果又包含同相和正交兩路)，分別用于信號頻譜識別和環路跟蹤；差信號的處理結果為二次抽取結果，同相和正交兩路信號分別對應于方位和俯仰角誤差信號。 子通道實質上是一個數字接收信號處理器，原理圖如圖5所示。其基本功能是數字下變頻和數據降速率處理，它由數控振蕩器、數字下變頻器和兩級積分梳狀抽取濾波器組成。信號進入后，首先進行下變頻，得到正交的兩路基帶信號I和Q，然后分別對這兩路信號進行濾波和抽取，降低數據速率，以滿足后續處理的要求。 信號處理模塊一共有4個子通道，共形成8個數據準備好信號，但考慮到各個子通道由同一個時鐘信號同步，并且在復位信號(ACLR)過后開始工作，因此選擇通道A的和信號子通道一次和二次抽取數據準備好信號作為整個信號處理模塊數據準備好信號。 3．3．2 數控振蕩器(NCO) NCO產生兩路正交的正弦波信號(本振信號)，其頻率和相位可控。 NCO的實現采用查表法，將正弦表預先存入ROM中，頻率積分后加上初始相位得到瞬時相位，作為正弦表地址數據輸入，ROM輸出為正弦幅度信號。由于受到FPGARAM容量的限制，相位到地址的轉換需要做截斷處理，同時只存儲了1／4周期+1個單元的正弦幅度信息，查表時根據正弦信號的周期性做調整。 3．3．3 數字下變頻器和積分梳狀(CIC)抽取濾波器 數字下變頻功能由有符號整數乘法器實現。CIC抽取濾波器包括兩級，結構分別為2階和5階。CIC抽取濾波器傳遞函數和頻率響應分別為： 其中，n為階數，D為抽取比，fs為輸入數據速率。CIC抽取濾波器原理框圖如圖7(以2階CIC為例，5階類似)： CIC抽取濾波器由積分器、抽取器、梳狀器和比例器組成。單級積分器傳遞函數為由加法器和延遲寄存器實現；單級梳狀器傳遞函數為H(z)=1-z-1，由減法器和延遲寄存器實現；比例器放在最后，保證有效位數。圖8是CIC2積分梳狀抽取濾波器的頻率響應和其直流附近的放大，可以看出其單邊帶5 dB處的帶寬是符合設計要求的。 3．3．4 時序圖 信號處理模塊信號處理子通道處理時序如圖9所示，處理過程中采用了流水線技術。NCO輸出COS比FCW、PCW輸入滯后5個時鐘周期：下變頻數據輸出I比數據輸入DIN滯后5個時鐘周期。 3．3．5 通信控制模塊 通信控制模塊分為EMIF、UART、BUFFER和GPIO四個子模塊，其中GPIO子模塊負責FPGA與DSP之間狀態與控制信號的傳輸；EMIF子模塊負責FPGA與DSP之間的總線通信控制，將兩者之間的通信轉換到內部總線，分別連通UART子模塊和BUFFRE子模塊；UART子模塊負責外部串口設備與EMIF子模塊之間的雙向通信，BUFFRE子模塊負責信號處理模塊輸出數據與EMIF子模塊之間的緩沖通信。 4 結論 本方案充分利用軟件的處理能力和對FPGA模塊化設計的思想，提高了中頻數字接收機的靈活性，并使FPGA單元易于分塊編寫，易于分塊調試，易于修改。基于該模塊化FPGA的數字雷達接收機已調試成功，并已開始使用。 |
