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交通信息視頻檢測系統是通過圖像分析的方式獲取交通信息數據的設備，是智能交通系統ITS(Intelligent Transportation Systems) 的重要組成部分。此系統以道路上方架設的攝像機作為傳感器，將路面交通圖像傳到交通信息視頻檢測系統，對圖像進行實時分析，提取出車輛運行交通信息數據(包括車流量、車速度、車輛密度等)，通過一定的通信鏈路發給交通信息控制中心。此類系統具有準確度高、壽命長、易維護等優點。另外，大量的交通圖像數據和不斷發展的處理算法以及各種現實需求對硬件系統性能的要求越來越高，單一處理器必將不能滿足需要，并行、通用且處理能力強大的多處理器系統逐漸受到重視和應用。本文提出一種新型的基于四核DSP并行體系結構的交通信息視頻檢測系統的設計方案，采用4個DSP處理器并行處理圖像數據，極大提高了系統數據處理能力和傳輸性能。 1 視頻檢測系統整體方案 目前交通信息視頻檢測系統較為復雜，而且穩定性不高、價格昂貴、實時性不強，需要專人管理，操作較為繁瑣。本設計系統框圖如圖1所示采用4核DSP結構，通過4個系統單元間通信接口的連接，將4個數字信號處理器DSP相結合，體現了4微處理器系統的優勢。系統單元實現檢測算法并與外部設備交換數據。系統工作時，CCD攝像頭采集車流圖像信號經模數轉換得到數字視頻數據，數字視頻數據存入視頻緩沖器FIFO中，存滿一行后向4×DSP系統發出中斷請求信號；DSP中斷CPU，將數字視頻數據傳輸到內部存儲器SDRAM中，完成數字視頻圖像的采集和YUV變量分離，合成一幀完整的數字圖像數據；然后產生中斷通知算法處理程序對圖像進行處理，結果存儲在DSP地址空間約定好的緩沖區里，等待外部設備取走檢測結果，以作后續處理。 2 DSP簡介 DSP(數字信號處理器)自從1982年誕生以來，獲得了飛速的發展。本文采用4顆TI(Texas Instrument)公司高端DSP-TMS320C6416所設計，具有主頻高、雙套外部地址和數據總線等特點，非常適用于圖像處理等領域。有關該芯片的特點如下，詳細資料可見參考文獻。 (1) DSP內核采用超長指令字（VLIW）體系結構，有8個功能單元、64個32 bit通用寄存器。一個時鐘周期同時執行8條指令，運算能力可達到 4800MIPS（每秒百萬條指令），支持8/16/32/64 bit的數據類型。兩個乘法累加單元一個時鐘周期可同時執行4組16×16 bit乘法或8 組8×8bit乘法，每個功能單元在硬件上都增加了附加功能，增強了指令集的正交性。除此之外還增加了一些指令用以削減代碼長度和增加寄存器的靈活性； (2)為使數據能保持對超快速DSP內核的供給，TMS320C6416采用了兩級超高速緩存器，即16 KB的一級數據Cache、16 KB的一級程序Cache和1 024 KB的數據和程序統一內存。為了達到更大的擴展，1 024 KB內存中的256 KB存儲空間可設置用作二級Cache； (3)TMS320C6416的存儲器接口提供了到SDRAM、SBSRAM、異步器件如SRAM/ROM等存儲器的無終端接口，也可連接到外部I/O器件; (4)在TMS320C6416 中，增加了一個PCI接口，支持32bit寬的地址和數據復用總線，工作頻率最高為33MHz； (5)DSP器件比通用CPU家族的動輒幾十瓦而言，其功耗一般在數瓦甚至毫瓦量級，這在各種功耗敏感場合顯示出獨特的優勢，同時省去了繁雜的散熱系統。本文采用C6416，I/O電壓為3.3 V，內核電壓為1.2 V。當時鐘頻率為600 MHz時，DSP的最大功耗小于1.6 W。 2.1 4×DSP的并行圖像處理系統 使用4個TI公司高端數字信號處理器TMS320C6416構建一種新型的并行圖像處理系統。該系統通過一個同步4口SRAM和系統總線構成互連結構，兼有緊耦合并行系統和松耦合并行系統的優點。 2.2 4×DSP并行系統結構 圖像處理算法靈活多樣，而且還在不斷地迅速發展，為滿足日益復雜的圖像處理算法和逐漸變大的圖像規模，出于通用性考慮，系統中處理器之間需要靈活的、高帶寬的通信和握手機制。圖2給出了所設計的并行系統框圖，采用4顆TMS320C6416芯片，能較快完成以前一臺計算機需要長時間才能完成的任務。 從圖2可以看出，該系統以緊耦合系統和松耦合系統為基礎構架而設計的，結合了兩者的優點。緊耦合系統通過共享的存儲器來實現處理器之間的通信，處理器之間的聯系比較緊密。松耦合系統中每個處理器節點帶有存儲器，處理器之間通過消息傳遞的方式來相互通信。該系統每個節點即是一臺完整的DSP處理器并且帶有SDRAM存儲器，屬于松耦合系統；而所有節點共享一個同步4口SRAM存儲器，構成的整體是一個單一計算資源，屬于緊耦合系統。因此，該系統具有緊耦合系統和松耦合系統的優點，相比于前面兩者具有增強的可用性和更好的性能。 2.3同步4口SRAM通道劃分 將容量為128 KB的同步4口SRAM劃分為7個區域(見圖3)，除一個公共區域外，其余6個區域用于DSP之間的互相通信。根據同步4口SRAM的特點，這6個區域可以同時使用，即這6個區域為DSP之間的通信構建了獨立“通道”，通道之間相互獨立、互不干擾并可以同時使用。同步4口SRAM的總線頻率工作為133 MHz，數據寬度為16bit，其帶寬為266 MB。由于設計的對稱性，無論采用乒乓法還是熱土豆法來測量點到點的通信開銷，其結果都是一樣的。 2.4系統工作原理和性能分析 數字視頻數據存入視頻緩沖器FIFO，這一速度可達266Mb/s。在DSP-1的DMA控制器作用下，前端數據緩沖FIFO中的數據被不斷地轉移到同步四口SRAM中，然后各個DSP分別或者同時讀取要處理的數據。因為前端FIFO和同步四口SRAM都掛接在DSP-1的獨立接口上，因此數據分配過程不會打擾到DSP-1本身算法的執行，甚至不會干擾到DSP-1對其外接的SDRAM存儲器的讀寫操作。各個DSP協同完成整個圖像處理算法，過程中可能會存在相互之間的通信或者數據交換，這同樣通過同步四口SRAM完成。初始化時，各個DSP將程序分別下載到各自的代碼空間和數據空間；對數據處理完成后，再不斷地通過PCI總線將處理的結果分別送出。此外，系統上留有足夠的擴展接口，方便對系統的進一步擴展。 采用4個TI公司高端數字信號處理器TMS320C6416的并行圖像處理系統。單個的數字信號處理器TMS320C6416的頻率為600MHz，處理器的運算能力4800MIPS，處理器的本地SDRAM為32 MB。現在的4×DSP系統，具有處理器的最高性能19 200 MIPS，系統具有總SDRAM為128 MB+128 KB。另外，考慮加速比和效率。加速比指對某個特定的應用，使用并行算法的執行速度相對于串行算法的執行速度所快的倍數；并行系統的效率則指加速比與處理器個數之比。根據Amdahal定律，加速比會隨著處理器數目的增加而提高，但是存在極限，而且這一極限是由問題本身所決定的，因為隨著處理器數目的增加，額外開銷會越來越大。對一幅1024×2048像素，每個像素1B的圖像進行FFT運算，單一處理器運算時間為82 715.020 ms，4個處理器運算時間為20 703.770 ms，可得加速比為3.995，并行系統的效率為99.88%。可見，系統性能得到大幅提升。 隨著數字信號處理器的飛速發展，圖像處理算法更加復雜，多個DSP并行協同工作的構架將越來越多地被采用，應用會更加廣泛。為滿足日益復雜的圖像處理算法和不斷增加圖像規模，采用4顆TMS320C6416芯片，設計了一套通用的高性能并行圖像處理系統，能較快完成以前1臺計算機需要長時間才能完成的任務。該系統可以作為一個通用的視頻檢測的硬件平臺，實現多種檢測算法，具有很好的可擴展性，容易在此基礎上進行二次開發。實驗和應用結果表明，該系統能夠實時地計算交通信息參數，并實現圖像和數據的網絡傳輸，具有強大的視頻處理能力和網絡功能。總之，該方案靈活、簡單，能夠滿足實時性的要求，實踐證明可應用于車流量檢測系統中以提高了系統的整體性能。 |
