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基于掃描路徑法的可測性設計技術是可測性設計(DFT)技術的一個重要的方法，這種方法能夠從芯片外部設定電路中各個觸發器的狀態，并通過簡單的掃描鏈的設計，掃描觀測觸發器是否工作在正常狀態，以此來檢測電路的正確性。但隨著數字電路朝著超大規模的方向發展，設計電路中使用的觸發器的數目也日趨龐大，怎樣采用合適的可測性設計策略，檢測到更多的觸發器，成為基于掃描路徑法的一個關鍵問題。 本文采用基于掃描路徑法的可測性設計技術，對一款約750萬門級雷達芯片的實際電路進行可測性設計。在設計中通過使用時鐘復用技術、時鐘電路處理技術以及IP隔離技術等幾種有效的設計策略，大大提高了芯片的故障覆蓋率，最終達到可測性設計的目的。 1 掃描鏈設計原理 數字電路由大量的組合元件和時序元件組成，時序元件具體體現為單個的觸發器(DFF)。數字電路基本組成如圖1所示。其中系統時鐘(CP)來控制各個觸發器的數據端口相應數據的輸入輸出。 基于掃描路徑法的可測性設計就是將電路中的時序元件觸發器替換為相應的可掃描的時序元件掃描觸發器(SDFF)；然后將上一級掃描觸發器的輸出端(Q)連接到下一級的數據輸入端(SDI)，從而形成一個從輸入到輸出的測試串行移位寄存器，即掃描鏈(ScanChain)；通過CP端時鐘的控制，實現對時序元件和組合邏輯的測試。實現掃描鏈設計后的電路如圖2所示。 采用掃描設計技術后，在掃描控制端(SEN)和時鐘端的控制下，通過掃描數據輸入端，可以把需要的數據串行地移位到掃描寄存器單元中，串行地控制各個單元；同時也可以通過掃描輸出端(Scan_out)串行地觀測它們。這樣就增加了時序電路的可控制性和可觀測性。 2 掃描鏈策略設計 圖2中虛線部分為掃描觸發器，即掃描鏈的基本組成單元，其構成原理如圖3所示。 掃描鏈設計前，電路中的觸發器都是通過系統時鐘端口控制數據的變化，因而在做掃描設計時可以通過系統時鐘復用檢測到更多的觸發器，以此達到控制掃描觸發器的目的。 同樣的道理，一些特殊電路中的觸發器也是采用手動或者軟件的方法將它們串聯到掃描鏈中，以此增加可掃描的觸發器數，最終使故障覆蓋率得以提高。但需要注意的是，這些可測性設計策略應用的前提是不能改變原始設計的功能。 3 設計中采用的策略 在進行DFT設計并插入掃描鏈的時候，最為重要的一個問題就是測試覆蓋率，而它的最終值是由觸發器的總數和最終能夠測試到的觸發器的數目的比值決定的，因此是否能夠盡可能多地測試到本雷達芯片電路中的觸發器，成為掃描路徑法設計的一個關鍵問題。針對實際的設計電路提出了以下三種有效的設計策略，由最終測試結果可知，采用此設計策略后可大大提高測試覆蓋率，滿足設計指標需要。 3．1 時鐘復用技術 每個觸發器都受系統時鐘控制，系統時鐘能夠覆蓋本設計中大部分的觸發器元件，因而考慮使用時鐘復用技術，在插入掃描鏈進行測試時，把測試時鐘引入到系統時鐘上，這樣測試時鐘就能覆蓋盡可能多的觸發器，并在插入掃描鏈后，替換成掃描觸發器。其實現原理如圖4所示。 從圖中可以看出，時鐘電路產生很多不同頻率的時鐘以滿足不同模塊的需求，在時鐘電路的輸出端口加入相應的選擇器(MUX)控制時鐘的選擇；當處于正常工作狀態時，MUX選擇正常的時鐘進入相應的模塊，進而實現相應的功能；當處于掃描狀態時，這些MUX都是選擇同樣的掃描測試時鐘信號(Te cp)進人到各個模塊進行測試。這樣做的優點在于不僅滿足了測試選擇的需要，而且也盡可能地測試到所有觸發器，滿足測試覆蓋率的需要。 3．2 特殊時鐘電路處理 在本設計中存在很多特殊的電路，其中有一種時鐘發生電路是不能進行掃描路徑法的可測性設計，具體的電路圖如圖5所示。 在這種結構中，時鐘從第二個觸發器的Q端輸出，輸入到第三個觸發器的時鐘(CP)端。由于掃描時鐘無法控制第三個以及后續的觸發器，設計的掃描鏈將不會覆蓋之后的電路，結果導致故障覆蓋率降低，測試覆蓋率也會下降。 改進此種電路結構的方法是手動或者用軟件方式增加一個MUX選擇器，當在掃描鏈插入時，正常的控制時鐘信號就會進入第三個觸發器的時鐘端。具體實現的電路結構如圖6所示。 使用此策略，在插入掃描鏈后，當MUX選擇器處在掃描狀態時，掃描時鐘就會連接到后續的觸發器，并將其連接到掃描鏈上，這樣就會大大提高故障覆蓋率，從而提高測試覆蓋率。 3．3 IP隔離技術 設計之中要用到很多IP模塊，在綜合后的網表中表現為一個個沒有具體電路的“黑匣子”，這些“黑匣子”的存在使得部分時序組合電路不能或者很難進行基于掃描路徑法的DFT設計，需要利用其他的DFT設計工具進行可測性設計，例如在本設計中采用的RAM和ROM存儲器模塊。 因此為確保與IP相連的下級時序電路部分能夠被正常設計的掃描鏈覆蓋，增加觸發器的可測范圍，采用的解決方案是用軟件命令解決的方法將此類IP模塊隔離，暫時不將此模塊進行DFT設計，其實現原理如圖7所示。 通過此種方法可以有效地將一個或多個類似的IP模塊與原電路軟隔離開。當電路工作在非掃描狀態下，數據按照正常的數據流方向流、進流出IP模塊；當電路工作在掃描狀態時，掃描數據繞過相應1P模塊，按照相應的掃描鏈路徑流進下級時序電路部分，實現掃描測試的功能。 這種方法既不破壞原來芯片電路的結構和整體實現的功能，同時也保證了DFT設計的順利進行，提高了本芯片可測性設計的覆蓋率。 4 結果分析 4．1 測試結果 當沒有采用任何設計策略時，本芯片的測試覆蓋率只能達到30％～40％左右，遠遠達不到要求的性能指標。 從圖8可以看出，當采用了以上設計策略后測試覆蓋率(test coverage)、故障覆蓋率(fault coverage)和ATPG覆蓋率分別達到96．95 9／6，94．52％和99．99％。 4．2 測試結果分析 在圖8所示的測試結果數據欄中，左側的數據欄中顯示的是總共生成的測試向量以及有效的測試向量數目。右側顯示的是在掃描鏈測試過程中能夠測出的各種故障數目，其中故障覆蓋率F的計算公式為： 其中：不可測故障包括摒棄故障、固定故障、冗余故障等。本設計考慮了很多故障模型，其中就包括很多的固定故障類型(例如：芯片端口被鎖定為固定值，無法檢測到)計算到上述計算公式中，因此實際的不可測故障要比工具中統計的數字要少；通過以上分析可知，實際能達到的故障覆蓋率要優于測試結果。 5 結 語 本文對一款約750萬門的雷達數字處理芯片的電路進行基于掃描路徑法的可測性設計，在設計中針對實際電路門數特別龐大的特點，采用時鐘復用的技術，合理利用已經存在設計資源，使可測到的觸發器數目大大增加；針對特殊的電路應用特殊的處理策略，增加了可測性設計的故障覆蓋率。由試驗結果可知，與未采用以上提到的設計策略相比，其最終的測試覆蓋率得到很明顯的提升，實現了設計策略應用的目標，最終也達到了設計的指標要求。 |
