奇怪的verilog問題

wangkj

reg  [17:0] test_data=0;//18'h0; 這樣正常

這個verilog的寫法，用注釋中的寫法cpld就不工作了，奇怪！

reg  [17:0] test_data18'h0; 這樣就出問題了。

wangkj

原來的想法，是系統上電，test_data=0,
可是，系統上電，竟然還保持上次掉電的數據！
亂套了。
如果增加復位引腳，還得增加額外的電路，而且，管腳相當緊張。
搞過verilog的幫忙看看。

wangkj

還有不少其他的變量，都是這樣賦值的，如果這樣有問題，那
必須得增加復位功能了。麻煩透了。

wangkj

always@(posedge spck)// or negedge erd)
  begin
    if (spck_cnt==15) //after clock 15,will have a delay
    begin
            ext_in_wr <= 1'b1;//ext_in data to ext_in FIFO
            ext_in_wdata[17:0] <= {ea0,1'b0,ext_in_buf[14:0],mosi};//{ea0,1'b0,ext_in_buf[14:0],mosi};
            test_data[17:0]<= test_data[17:0]+1'b1;//{ea0,1'b0,ext_in_buf[14:0],mosi};//{ea0,1'b0,ext_in_buf[14:0],mosi};
    end
    else
    begin
            ext_in_wr<=0;
            ext_in_buf[14:0]<={ext_in_buf[13:0],mosi};
    end                               
//   if (ea0==ea0_old)
//           spck_cnt<=0;
//   else
      spck_cnt<=spck_cnt+1;  
    ea0_old<=ea0;
  end

wangkj

這是程序源碼，就是一個spi接收而已。

Anqi160

語法錯誤吧，，reg  [17:0] test_data=18'h00000;

wangkj

經過昨天和今天的測試，確實無論那種寫法，確實是掉電數據保持！
看來，只能增加復位電路或者邏輯。
或許，這是actel 這款電路的特性吧。郁悶。

一朝成名

不懂，幫不上忙～
以前挺喜歡FPGA CPLD設計的，一直沒機會，現在也沒感覺了，過了勁兒了

yimaoqian

verilog最后實現的電路都是觸發器和邏輯門，對于reg可類似于觸發器的Q吧，用7474是大家都會把復位和置位端接到有效電平，我想cpld也應該不例外吧，上電沒有有效復位的話，應該處于不定值，你定義變量reg = 0，但verilog的執行語句為always，assign，task，fuction；而reg = 0并沒有在上述語句中，所以并沒有被執行，可以把cpld的全局復位變量接出來吧，樓主不會把全局復位變量都用來做其他了吧？

wangkj

沒有接硬件復位電路。不得多站一個IO嗎？

yimaoqian

如果在fpga里， 掉電丟失的原因，reg  [17:0] test_data=18'h00000;上電時test_data初始值應該為0；
在spck_cnt<= 0處 同時test_data=18'h00000;可行不，這樣只可能出現上電的那一次誤碼！

why2010a

頂

why2010a

頂