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時(shí)序和布局約束是實(shí)現(xiàn)設(shè)計(jì)要求的關(guān)鍵因素。本文是介紹其使用方法的入門(mén)讀物。 作者：e2v 公司首席工程師 Adam Taylor aptaylor@theiet.org 完成 RTL 設(shè)計(jì)只是 FPGA 設(shè)計(jì)量產(chǎn)準(zhǔn)備工作中的一部分。接下來(lái)的挑戰(zhàn)是確保設(shè)計(jì)滿足芯片內(nèi)的時(shí)序和性能要求。為此，您經(jīng)常需要定義時(shí)序和布局約束。 我們了解一下在基于賽靈思 FPGA 和 SoC 設(shè)計(jì)系統(tǒng)時(shí)如何創(chuàng)建和使用這兩種約束。 時(shí)序約束 最基本的時(shí)序約束定義了系統(tǒng)時(shí)鐘的工作頻率。然而，更高級(jí)的約束能建立時(shí)鐘路徑之間的關(guān)系。工程師利用這類約束確定是否有必要對(duì)路徑進(jìn)行分析，或者在時(shí)鐘路徑之間不存在有效的時(shí)序關(guān)系時(shí)忽視路徑。 默認(rèn)情況下，賽靈思的 Vivado® 設(shè)計(jì)套件會(huì)分析所有關(guān)系。然而，并非設(shè)計(jì)中的所有時(shí)鐘之間都有可以準(zhǔn)確分析的時(shí)序關(guān)系。例如當(dāng)時(shí)鐘是異步的，就無(wú)法準(zhǔn)確確定它們的相位，如圖 1 所示。 您可通過(guò)在約束文件中聲明時(shí)鐘組來(lái)管理時(shí)鐘路徑之間的關(guān)系。當(dāng)聲明時(shí)鐘組時(shí)，Vivado 工具不會(huì)對(duì)組內(nèi)定義的時(shí)鐘之間的任何方向執(zhí)行時(shí)序分析。 為了有助于生成時(shí)序約束，Vivado 工具將時(shí)鐘定義為三種類型：同步、異步或不可擴(kuò)展。 • 同步時(shí)鐘具有可預(yù)測(cè)的時(shí)序/相位關(guān)系。通常主時(shí)鐘及其衍生時(shí)鐘符合這種特性，因?yàn)樗鼈兙哂泄驳母鹪春椭芷凇?br /> • 異步時(shí)鐘之間不具備可預(yù)測(cè)的時(shí)序/相位關(guān)系。通常不同的主時(shí)鐘（及其衍生時(shí)鐘)符合這種特性。異步時(shí)鐘有不同的起源。 • 如果超過(guò)1,000個(gè)周期后，仍無(wú)法確定公共周期，那么兩個(gè)時(shí)鐘就是不可擴(kuò)展的。如果是這種情況，將使用 1,000 個(gè)周期內(nèi)的最差建立時(shí)間關(guān)系。不過(guò)，無(wú)法保證這就是實(shí)際的最差情況。 使用 Vivado 生成的時(shí)鐘報(bào)告來(lái)確定您所處理的時(shí)鐘是哪種類型。該報(bào)告可幫助您識(shí)別異步和不可擴(kuò)展時(shí)鐘。 識(shí)別出這些時(shí)鐘后，您就可利用“set clock group”約束禁止它們之間的時(shí)序分析。Vivado 套件使用的是賽靈思設(shè)計(jì)約束 (XDC)，其基于廣泛使用的 Tcl 約束格式的 Synopsys 設(shè)計(jì)約束 (SDC)。通過(guò) XDC 約束，您可使用以下命令定義時(shí)鐘組： set_clock_groups -name -logically_exclusive -physically_exclusive -asynchronous -group -name 是為組賦予的名稱。-group 選項(xiàng)是定義組成員（即沒(méi)有時(shí)序關(guān)系的時(shí)鐘）的位置。當(dāng)有多個(gè)用來(lái)驅(qū)動(dòng)時(shí)鐘樹(shù)的時(shí)鐘源可供選擇，包括 BUFGMUX 和 BUFGCTL，應(yīng)使用 logically 和 physically exclusive 選項(xiàng)。從而，這些時(shí)鐘不能同時(shí)出現(xiàn)在時(shí)鐘樹(shù)上。所以，我們不希望 Vivado 分析這些時(shí)鐘之間的關(guān)系，因?yàn)樗鼈兪腔コ獾摹Ｗ詈螅Casynchronous 約束可用來(lái)定義異步時(shí)鐘路徑。 建立時(shí)序關(guān)系的最后一個(gè)方面是考慮時(shí)鐘的非理想關(guān)系，尤其是抖動(dòng)。您需要考慮兩種形式的抖動(dòng)：輸入抖動(dòng)和系統(tǒng)抖動(dòng)。輸入抖動(dòng)出現(xiàn)在主時(shí)鐘輸入上，體現(xiàn)了實(shí)際跳變出現(xiàn)時(shí)間與理想條件下跳變出現(xiàn)時(shí)間之間的差異。系統(tǒng)抖動(dòng)源自 設(shè)計(jì)中存在的噪聲。 您可以使用 set_input_jitter 約束來(lái)定義每個(gè)主輸入時(shí)鐘的抖動(dòng)。同時(shí)，使用 set_system_jitter 約束為整個(gè)設(shè)計(jì)(所有時(shí)鐘)設(shè)定系統(tǒng)抖動(dòng)。 時(shí)序例外 當(dāng)有時(shí)序例外時(shí)，您還必須關(guān)注已定義的時(shí)鐘組內(nèi)發(fā)生了什么。然而，什么是時(shí)序例外呢？ 一種常見(jiàn)的時(shí)序例外是只有每隔一個(gè)時(shí)鐘周期所采樣的結(jié)果。另一種情況是將數(shù)據(jù)從慢時(shí)鐘傳輸?shù)礁斓臅r(shí)鐘（或相反)，其中兩個(gè)時(shí)鐘都是同步的。事實(shí)上，這兩種時(shí)序例外一般被稱為多周期路徑，如圖 2 所示。 為這些路徑聲明多周期路徑能實(shí)現(xiàn)更合適而且要求放松的時(shí)序分析，從而讓時(shí)序引擎集中處理其它更關(guān)鍵的路徑。最后的益處是能夠提高結(jié)果質(zhì)量。 您可以在 XDC 文件中使用以下 XDC 命令聲明多周期路徑： 
圖 1–時(shí)鐘域 CLK1 和 CLK2 相互之間異步。
圖 2–多周期路徑是一種時(shí)序例外的例子。 set_multicycle_path path_ multiplier [-setup|-hold] [-start|-end][-from [-through 當(dāng)您聲明多周期路徑時(shí)，實(shí)際上是將建立或保持(或二者皆有)分析要求與 path_mutiplier 相乘。例如在上面的第一個(gè)實(shí)例中，每?jī)蓚�(gè)時(shí)鐘周期有一次輸出，因此對(duì)于建立時(shí)序而言 path_multiplier 是 2。由于多周期路徑既可應(yīng)用到建立時(shí)間又可應(yīng)用到保持時(shí)間，那么您可以選擇其應(yīng)用位置。當(dāng)您聲明建立時(shí)間乘數(shù)時(shí)，最佳做法通常是使用下面的公式同時(shí)聲明一個(gè)保持時(shí)間乘數(shù)。 保持周期 = 建立乘數(shù) – 1 – 保持乘數(shù) 這對(duì)于我們所介紹的下列簡(jiǎn)單實(shí)例意味著，保持乘數(shù)由下面這個(gè)公式確定： 保持乘數(shù) = 建立乘數(shù) – 1，當(dāng)使用公共時(shí)鐘時(shí)。 為了演示多周期路徑的重要性，我創(chuàng)建了一個(gè)簡(jiǎn)單實(shí)例，您可在這里下載。在 XDC 文件中有一個(gè)實(shí)例包含了建立和保持這兩個(gè)已被同時(shí)聲明的多周期路徑。 物理約束 最常用的物理約束是 I/O 引腳布局和與 I/O 引腳有關(guān)的參數(shù)定義，例如標(biāo)準(zhǔn)驅(qū)動(dòng)強(qiáng)度。不過(guò)，還有其它類型的物理約束，包括布局、布線、I/O 和配置約束等。布局約束能夠定義單元的位置，而布線約束可用來(lái)定義信號(hào)的布線。I/O 約束可用來(lái)定義 I/O 位置及其參數(shù)。最后，配置約束可用來(lái)定義配置方法。 同樣，也有一些約束不屬于這幾組約束。Vivado 設(shè)計(jì)套件包含三種這樣的約束，它們主要用于網(wǎng)表中。 • DONT_TOUCH – 該約束可用來(lái)阻止優(yōu)化，這樣當(dāng)實(shí)現(xiàn)安全關(guān)鍵型或高可靠性系統(tǒng)時(shí)該約束會(huì)非常有用。 • MARK_DEBUG – 該約束可用來(lái)保存 RTL信號(hào)，以便隨后用于調(diào)試。 • CLOCK_DEDICATED_ROUTE – 該約束可用來(lái)識(shí)別時(shí)鐘布線。 最常用的約束與 I/O 布局和 I/O 的配置有關(guān)。將 I/O 放在 FPGA 上，需要使用布局約束找到物理引腳，使用 I/O 約束配置 I/O 標(biāo)準(zhǔn)和斜率等 I/O 屬性。 現(xiàn)代化的 FPGA 支持多種單端和差分 I/O 標(biāo)準(zhǔn)。這些均可通過(guò) I/O 約束來(lái)進(jìn)行定義。不過(guò)，您必須確保遵守 I/O Banking 規(guī)則，這取決于最后的引腳布局。 但什么是 I/O Banking 規(guī)則？將 FPGA 中的用戶 I/O 分組為若干個(gè) Bank，每個(gè) Bank 包含多組 I/O。這些 Bank 具有獨(dú)立的電壓源，能支持多種 I/O 標(biāo)準(zhǔn)。在 Zynq®-7000 All Programmable SoC（以及其它 7 系列器件)中，I/O Bank 被進(jìn)一步分為高性能和大范圍這兩個(gè)大的組別。這種類別劃分能進(jìn)一步約束性能，并要求工程師針對(duì)接口使用正確的類別。 高性能 (HP) 類別針對(duì)更高的數(shù)據(jù)速率進(jìn)行了精心優(yōu)化。它使用更低的工作電壓，而且不支持 LVCMOS 3v3 和 2v5。另一個(gè)是大范圍 (HR) 類別，其可處理 HP 不支持的更多 I/O 標(biāo)準(zhǔn)。因此，HR 支持傳統(tǒng)的 3v3 和 2v5 接口。圖 3 給出了這些 Bank。 當(dāng)您決定為信號(hào)使用哪種 Bank 后，仍然可以更改信號(hào)驅(qū)動(dòng)強(qiáng)度和斜率。這些都是硬件設(shè)計(jì)團(tuán)隊(duì)很感興趣的指標(biāo)，因?yàn)樗麄円Υ_保單板的信號(hào)完整性達(dá)到最優(yōu)。選擇結(jié)果還會(huì)影響單板設(shè)計(jì)的時(shí)序。為此，您可以使用信號(hào)完整性工具。 SI 工具需要 IBIS 模型。當(dāng)您打開(kāi)了Impelmented Design時(shí)，您可使用 File->Export->Export IBIS 模型選項(xiàng)從 Vivado 工具中提取設(shè)計(jì)的 IBIS 模型。然后，使用該文件關(guān)閉解決系統(tǒng)級(jí) SI 問(wèn)題和最終 PCB 布局的時(shí)序分析。 如果設(shè)計(jì)團(tuán)隊(duì)整體上對(duì) SI 性能以及系統(tǒng)的時(shí)序感到滿意，您就會(huì)得到針對(duì)設(shè)計(jì)中 I/O 的多個(gè)約束，如下所示。 set_property PACKAGE_PIN G17 [get_ports {dout}] set_property IOSTAN- DARD LVCMOS33 [get_ports {dout}] set_property SLEW SLOW [get_ports {dout}] set_property DRIVE 4 [get_ ports {dout}] 對(duì)于 HP I/O Bank，您還可使用數(shù)控阻抗正確做IO端接并增加系統(tǒng)的 SI，無(wú)需使用外部端接方案。如果沒(méi)有信號(hào)驅(qū)動(dòng) I/O，例如將 I/O 連接到外部連接器，這時(shí)您還必須考慮 I/O 的影響。這種情況下，您可使用 I/O 約束實(shí)現(xiàn)上拉或下拉電阻，以防止由于 FPGA 輸入信號(hào)懸置而導(dǎo)致系統(tǒng)問(wèn)題。 當(dāng)然，您也可以使用物理約束在 I/O block 內(nèi)放置最終的輸出觸發(fā)器，以改善設(shè)計(jì)的時(shí)序。這樣做能縮短clock to out的時(shí)間。您也可以對(duì)輸入信號(hào)做相同的處理，以使設(shè)計(jì)滿足引腳到引腳的建立和保持時(shí)間要求。 物理約束從布局開(kāi)始 您可能出于多種原因想對(duì)布局進(jìn)行約束，例如幫助達(dá)到時(shí)序要求，或者在設(shè)計(jì)的不同區(qū)域間實(shí)現(xiàn)隔離。就此而言，有三種類型的約束很重要： • BEL –將網(wǎng)表單元放在 slice 中的基本的邏輯元素。 • LOC –將網(wǎng)表的單元放在器件內(nèi)的一個(gè)位置。 • PBlock – 可使用物理(或“P”)block 將邏輯 block 約束到 FPGA 的一個(gè)區(qū)域。 因此，LOC 允許在器件內(nèi)定義一個(gè) slice 或其它位置；BEL 約束可用來(lái)定義觸發(fā)器在 slice 中使用的更精細(xì)粒度。當(dāng)對(duì)設(shè)計(jì)的大面積區(qū)域進(jìn)行分段時(shí)，PBlock 可用來(lái)將邏輯集合在一起。PBlock 的另一個(gè)用途是在執(zhí)行部分重配置時(shí)定義邏輯區(qū)域。 有些情況下，您需要將較小的邏輯功能放在一組，以確保時(shí)序達(dá)到最佳。盡管可以用 PBlock 來(lái)實(shí)現(xiàn)，但更常見(jiàn)的方法是使用相對(duì)放置的宏命令。 相對(duì)放置的宏命令(RPM)允許將 DSP、觸發(fā)器、LUT 和 RAM 等設(shè)計(jì)元素在布局中放在一起。
圖 3 – 賽靈思 7 系列器件上的高性能(左)和大范圍 I/O Bank SIGNAL ip_sync :STD_LOGIC_VECTOR(1 DOWNTO 0) :=(OTHERS =>’0’); SIGNEL shr_reg :STD_LOGIC_VECTOR(31 DOWNTO 0) :=(OTHERS =>’0’); ATTRIBUTE RLOC :STRING; ATTRIBUTE HU_SET :STRING; ATTRIBUTE HU_SET OF ip_sync :SIGNAL IS “ip_sync”; ATTRIBUTE HU_SET of shr_reg :SIGNAL IS “shr_reg”; 圖 4 – 源代碼中的約束 • RLOC給定義好的SET分配相對(duì)位置。 RLOC 約束被定義為 RLOC = XmYm，其中 X 和 Y 與 FPGA 陣列的坐標(biāo)有關(guān)。當(dāng)定義 RLOC 時(shí)，既可以用相對(duì)坐標(biāo)也可以用絕對(duì)坐標(biāo)，取決于您是否添加了 RPM_GRID 屬性。添加這個(gè)屬性后，該定義將成為絕對(duì)坐標(biāo)而非相對(duì)的。由于這些約束在 HDL 中定義，如圖 4 所示，因此在將約束添加到 HDL 文件之前，與 PBlock 不同，RPM 不會(huì)將這些元素的位置約束在器件的特定區(qū)域(除非您想這樣做),而是在布局時(shí)將這些元素放在一起。 將設(shè)計(jì)元素放在一起能實(shí)現(xiàn)兩個(gè)目標(biāo)。這樣能改善資源效率，讓您能夠精細(xì)調(diào)節(jié)互聯(lián)長(zhǎng)度，以實(shí)現(xiàn)更好的時(shí)序性能。 要將設(shè)計(jì)元素放在一起，可使用三種類型的約束，這些約束用 HDL 源文件進(jìn)行定義。 • U_SET 可定義一個(gè)與層級(jí)無(wú)關(guān)的單元 RPM 集。 • HU_SET 可定義有層級(jí)的單元 RPM 集。 通常需要首先運(yùn)行布局布線設(shè)計(jì)反復(fù)，以便正確定義布局。 總之，理解時(shí)序和布局約束并學(xué)習(xí)如何正確使用它們，對(duì)于在賽靈思可編程邏輯設(shè)計(jì)中獲得最佳結(jié)果質(zhì)量至關(guān)重要。 |
