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大致來說，軟件定義無線電(SDR)是指信號鏈的一部分是軟件的任何無線電。具體來說，它會具有以下部分或全部特性：寬帶、多頻段、多模式、多 數據速率、軟件可重新配置，并且其數字轉換(接收或傳輸)會盡可能靠近天線。請注意，該描述也適用于現代信號(頻譜)分析儀等RF儀器儀表。 一般認為是德克薩斯州加蘭的E-Systems(現Raytheon)公司在1984年構建了第一臺軟件定義的基帶接收器，而第一臺軟件定義的 基帶收發器可能是WSC-3(v)9，由E Systems加利福尼亞州佛羅里達圣彼得堡分部在1987年為Patrick AFB設計的。1989年，Haseltine和Motorola c.又為Rome AFB開發出了更新的無線電產品Speakeasy。現代的示例包括衛星和地面無線電、軍事聯合戰術無線電系統(JTRS)以及幾乎任何蜂窩或陸地移動無 線電終端或基站。 從理論上來說，要使數字轉換和信號處理正常工作，我們應該具有線性時不變系統，但實踐告訴我們，將一系列模擬器件連在一起后就沒有這么理想了。 不過，通過精心挑選元件和分布增益，您可以在保持靈敏度的同時最大程度地擴大SDR的動態范圍。而且，無論SDR是通信接收器基站還是信號分析儀，都適用 相同的規則。 在一些標準通信系統(例如，蜂窩系統)中，SDR在受控環境中工作，也就是說，標準闡明了針對接收器和發射器的要求，而載波則為標準增加了裕 量。在其他一些系統(如軍事、業余和陸地移動無線電)中，環境不受控制，也就是說，最近的發射極可能就在隔壁，最遠的可能剛好在視距的耳語范圍內。 因此，在開始設計之前，您需要先制定一份檢查清單： ●標準有哪些要求? ●所需的最小和最大信號電平是多少? ●需要多少濾波? ●哪些圖像濾波器、通道濾波器和抗混疊濾波器可用? ●濾波器中的群延遲是否會產生問題? ●您使用的是什么架構?零中頻、單通道、雙通道或三通道轉換 ●您目前如何生成正交信號? ●在模擬還是數字(IF采樣)域中? 選擇ADC本身就值得討論。ADC的動態范圍可確定系統架構(反之亦然)。首先，我們要查看信號帶寬和采樣頻率(準確的采用頻率通常由時鐘和/ 或幀速率等數字信號處理要求確定)。為了獲得ADC的滿量程SNR，尤其是對高輸入頻率采樣時，能否生成足夠良好的時鐘，從而在不降低ADC的指定SNR 的情況下以所需的頻率采樣?要使系統成為線性時不變系統，ADC必須提供足以支持所需信號、干擾信號以及增加的裕量的動態范圍，以支持信號衰落和AGC響 應時間。 那么，多大的動態范圍才夠呢?性能最高的軟件定義無線電(和RF實驗室儀器)通常采用14至16位高速ADC，從而以盡可能高的頻率對帶寬高達 250 MHz的信號采樣。為了按照標準(如802.11等字母數字組合)測試頻帶最寬的信號，行業偏向于使用14b AD9680等雙通道高速ADC在I和Q帶寬等于或高于500 MHz的基帶中對I和Q信號進行正交采樣。一些應用程序需要更小的動態范圍，因此通常使用12b的GSPS ADC(如AD9625)來“抓取”帶寬為500 MHz的頻譜塊，并使用集成數字下變頻器來調低其基帶頻率。 ADC的動態范圍是模擬和數字濾波之間的基本權衡。更多的模擬濾波會縮小干擾信號的幅度以及ADC的所需范圍，這就必須對所需的信號和干擾信號 進行數字轉換以保持線性系統。但是，模擬濾波并不是理想的方式，它可能會出現群延遲和相位。在系統級別，模擬域的大量濾波操作也意味著可能要進行大量費用 高昂的機械屏蔽工作以保持濾波器隔離，并且可能需要在多個IF級聯多個濾波器以最大程度地減少濾波器周圍漏電的情況。相反，數字濾波器具有出色的形狀因 子，沒有漏電，其特性近乎理想，但需要提高ADC的動態范圍以支持信號和干擾信號。 孰優孰劣似乎顯而易見，但您必須將接收器設計為可在所有工作條件下保持對ADC的線性輸入。例如，這需要您將AGC的響應時間結合到ADC的裕量中，也就是說，允許特定數量的dB作為裕量以考慮AGC反應期間的輸入信號變化，這樣接收器不會因信號電平變化而出現過載。 此外，在UHF和微波信號中，您可能還希望針對信號衰落增加額外裕量，不管這種信號衰落是由于頻率較低還是信號被大樓或植物阻擋等環境條件而導致的。除此之外，您還需要考慮解調C/N比、鄰道和相間通道干擾信號以及全雙工系統中可能出現的PA饋通效應的裕量。 另外需要記住的是，窄帶接收器的AGC范圍比寬帶接收器更寬。基本上，寬帶接收器會將大片頻譜小幅度地上移或下移，通常小于10 dB以使其保持在ADC的線性“窗口”中間。這與對整個蜂窩頻段進行數字轉換時一樣。相反，窄帶接收器則高度依賴濾波以最大程度地減少通帶中的信號數，但 必須能支持更大的干擾信號。它們通常在不受控的環境中使用，其AGC可作用于更窄的通帶中的信號。 圖1. ADISIMRF建模工具屏幕截圖(顯示直接變頻接收機) 在為接收器設計設置級聯噪聲系數和截距模型時，您實際上需要為系統建模三次：一次針對最小信號電平，即最大增益下的AGC關閉電平;第二次針對 最大信號電平，即最大增益衰減下的AGC開啟電平;最后一次針對接收器的標稱輸入電平。您還需要在所有三種模型中考慮交調效應。幸運的是，ADI的 ADISIMRF(圖1)等免費工具將助您一臂之力;這類工具通常內置適用于RF增益塊、混頻器、衰減器、巴倫、濾波器和高速轉換器的模型庫。 頻率規劃是另一項需要廣泛研究的有趣課題。您不僅需要為每個混頻器(圖2)制作一個混頻器表，而且可能還希望為發射路徑制作一個類似的DAC 表。此外，您還需要考慮在哪個奈奎斯特頻率區域使用轉換器(ADC或DAC)。系統時鐘通常是幀速率的倍數(這就是1.2288 MHz和13 MHz的倍數之所以常見的原因)。幸運的是，您可以使用足夠高的頻率(諧波不在頻帶范圍內或目標信號上)。您需要通過精心挑選系統時鐘、中頻和本振 (LO)頻率來最大程度地減少內外部干擾，因為這些頻率將得到無法預見的混頻產物。 圖2. 樣本混頻器表，顯示在混頻過程中產生的多種nf1 ± mf2產物，其中f1和f2分別是混頻器的RF輸入和本振輸入頻率。 針對級數和功能類型(濾波器、混頻器、放大器等)設置了級聯噪聲系數和截距模型后，就需要執行一些端計算。 例如，您首先需要使用以下等式計算ADC的噪聲系數(NF) NF = FS+ 174 dBm – SNR –10 log10 B (at 300°K) 其中PFS是ADC的滿量程輸入功率(以dBm為單位)，PFS(dBm) = 10 log10 [PFS (mW)/ 1 mW]，SNR是ADC的信噪比(以dB為單位)，以及B是要進行數字轉換的帶寬，需要考慮輸入濾波器的噪聲帶寬(圖3)。 圖3：巴特沃茲濾波器的噪聲帶寬與3 dB帶寬的關系。 請注意，如果您希望將所需信號加上干擾信號進行數字轉換以濾除數字域中的干擾信號，此帶寬可能比信號帶寬更寬。幸運的是，您可以通過對輸入信號過采樣來提高ADC的噪聲系數。在這種情況下，計算噪聲系數的等式將變為 NF = PFS+ 174 dBm – SNR – 10 log10 B – 10 log10 [fs/2B], 其中，fs是采樣時鐘，B仍然是信號帶寬(或要進行數字處理的帶寬)。一些IF采樣ADC(如AD9874和AD9864)會在帶通-架構中使 用過采樣和噪聲整形。這些ADC實際上是完整的IF子系統 – 接受IF輸入并提供接近100 dB的SNR，以及在輸出時抽取的16或24位I和Q數據。 過采樣并不是改善ADC噪聲系數的唯一途徑。您也可以使用變壓器在“無噪聲”增益下提高ADC的輸入電壓。 表1. 應用“無噪聲”電壓增益可以提高性能 –但不會使ADC過驅! 您需要完成的最后一個端計算是針對轉換時鐘的。具有(或缺乏)生成低抖動時鐘的能力是針對高動態范圍的接收器未在天線中放置ADC的原因所在， 我們將在下面對此進行介紹。計算ADC理論上的SNR(作為時鐘抖動的函數)的等式為SNR = 20 log10[1/(2ftj)]，其中f是正在采樣的頻率(以Hz為單位)以及tj是時鐘抖動(以秒為單位)。或者，給定所需的SNR(以dB為單位)和最大輸入頻率f (以Hz為單位)，tj= 1/(2f10[SNR/20])。 例如，在進行IF采樣時，如果您希望在IF為240 MHz時對20 MHz寬的信號采樣，則頻率最高的采樣元件將是IF加上信號帶寬的一半(或250 MHz)。SNR為80 dB，最大輸入頻率為250 MHz時，可通過求解得出最大時鐘抖動為63.66 fs。您可以仿真PLL/VCO的性能，并使用ADISIMPLL和ADISIMCLK等免費工具計算各類環路濾波器以及電路配置的抖動。借助這些工具， 您可以優化環路濾波器的設計以獲得最佳相位噪聲，進而最大程度地減少抖動，這種做法的代價是會增加濾波器的建立時間，但這對高速ADC的固定頻率時鐘來說 通常不是問題。 到目前為止，我們已經回顧了一些旨在最大程度地擴大軟件定義無線電的動態范圍的電路元件、計算和仿真工具，并重點關注ADC的性能和頻率規劃。由于篇幅限制，我們略去了增益和增益分布對失真的影響這一主題，但可在日后再對其進行介紹。 |
