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作者: Kevin Gibb 過去的一年半以來，主要NAND閃存制造商已經開始銷售1x納米等級的平面閃存；根據我們調查開放市場上所銷售組件的供應來源，美光 (Micron)是從2014年2月開始供應1x納米組件的第一家內存廠商，隨后是在同年10月推出產品的SK海力士(Hynix)。在近六個月之 后，TechInsights實驗室才出現三星(Samsung) 16納米與東芝(Toshiba) 15納米產品。 針對平面NAND閃存的微影尺寸終點，在文獻中已經有很多討論；其替代方案是垂直堆棧式的閃存，例如三星的3D V-NAND與東芝的BiCS。業界有一個共識是平面NAND將在差不多10納米節點終結，也就是目前TechInsights剛完成分析的15/16納米NAND閃存的下一代或兩代。因此我們認為，現在正是來看看這些15/16納米閃存的一些工藝特征的時候。 
不同年份的美光與海力士NAND內存工藝節點 Source：TechInsights TechInsights 這幾年來為了拆解分析報告買過一些NAND閃存，下圖是我們從美光與SK海力士所采購之NAND閃存的年份與工藝節點對照；這兩家通常是最快 推出最新工藝節點產品的記憶供貨商。半對數圖(斜線)顯示，美光與海力士每一年的NAND工藝節點通常約微縮23%。
TechInsights采購過的1x納米等級NAND閃存 Source：TechInsights 工藝微縮速度在25納米節點以下顯著趨緩，這可能反映了實現雙重曝光(double patterning，DP)微影與減少相鄰內存單元之間電氣干擾的困難度。DP有兩種方法：LELE (Litho-etch-litho-etch)通常運用在邏輯工藝，而利用側壁間隔(sidewall spacers)的自對準雙重曝光(self-aligned double patterning，SADP)則被內存業者所采用。 但 到目前16納米節點的NAND閃存組件可適用以上方法，10納米以下組件恐怕就無法適用。微縮至平面10納米工藝的NAND閃存仍然遭遇顯著 的挑戰，這也促使廠商著手開發3D垂直NAND閃存。如上圖所示，我們也將三星的首款3D V-NAND納入，不久的將來東芝、海力士與美光也可能會推出3D NAND閃存產品。 雙重曝光已經成為生產16納米NAND閃存的必備技術，內存制造商使用SADP以完成活性、控制閘、浮動閘以及位線曝光；SADP工藝的步驟，從初始曝光經過側壁間隔蝕刻，回到第二重曝光，如下圖所示。
自對準雙重曝光工藝 Source：Wikipedia、TechInsights 雙重曝光微影工藝通常會導致最終的側壁間隔結構之間的空間不對稱，被視為一種AB圖案(AB patterning)，這可以從下圖美光16納米NAND閃存的淺溝槽隔離(shallow trench isolation ，STI)圖案輕易看出。
美光的16納米NAND閃存硅通道與STI Source：TechInsights 圖中可看到一條鎢(tungsten)金屬字符線(word line)從左至右橫過一連串與底層硅通道對齊的浮動閘結構上方；浮動閘與硅通道已經采用SADP工藝一起進行圖案化與蝕刻，STI底部與相鄰的硅通道之間，在其蝕刻深度展示了AB圖案特性，并顯示使用了SADP技術。 SK海力士在其M1x納米浮動閘NAND閃存(于2013年IEDM會議上發表)，使用的是四重間隔曝光(quad spacer patterning)技術，如下圖所示；溝槽底部的AB圖案幾乎是不存在，而是被更隨機的圖案所取代。我們可以在三星的16納米與東芝的15納米NAND閃存看到類似的隨機圖案，也許這意味著他們都是使用四重間隔曝光工藝。
海力士的的16納米NAND閃存硅通道與STI Source：TechInsights 接下來的設計問題是維持控制閘(control gate，CG)與浮動閘(floating gate，FG)之間的高電容耦合，同時將相鄰內存單元之間的電容耦合最小化。傳統上，CG是被FG的三側所包圍，如下圖所示。層間介電質 (interpoly dielectric，IPD)提供了CG與FG之間的電容耦合，因此需要優異的電流阻擋特性，以及高介電常數K。 下圖也可看到海力士的氧化物-氮化物-氧化物(oxide/nitride/oxide，ONO)層；IPD相當厚，減少了CG填補相鄰FG的間隙。海力士 已經將FG側邊薄化，以提供更多空間給CG；不過要利用這種方式持續微縮NAND閃存單元間距是有限制的，因為CG得維持被FG的三側所包圍。我們也注意到海力士在硅通道之間加入了活性氣隙(active air gap)，以降低其電容耦合。
海力士的16納米閃存控制閘包裹(Wrap) Source：TechInsights 美光已經在16納米NAND閃存避免采用包裹式(wrap-around)的CG，轉向平面式的CG與FG結構；這并非該公司第一次采用平面閘結構，我們在美光20納米NAND閃存產品也觀察到該種架構，如下圖所示。 美光保留了多晶硅浮動閘，但它看起來不是很薄，這讓二氧化鉿(HfO2)/氧/ HFO2層間介電質幾乎是平躺在浮動閘上方，而HFO2層之間非常高的介電常數，能讓CG與FG之間產生足夠的電容耦合，免除了海力士、三星與東芝所采用的包裹式閘極架構。
美光的16納米閃存控制閘包裹 Source：TechInsights 字元線與位線間距的微縮，加重了相鄰內存單元之間的電容耦合；這會是一個問題，因為一個內存單元的編程狀態可能會與相鄰內存單元電容耦合，導致記憶 體閾值電壓(threshold voltages，VT)被干擾，或是位誤讀。在相鄰字符線使用氣隙以降低其電容耦合已經有多年歷史，下圖顯示的案例是東芝第一代15納米NAND快閃內存。
東芝15納米16GB NAND閃存浮動閘氣隙 Source：TechInsights 三星16納米NAND所使用的浮動閘氣隙如下圖所示，那些氣隙的均勻度不如東芝組件，這意味著三星的內存單元會顯示單元與單元之間串擾的更大可變性，而且可能使得單元寫入與抹除時間增加。
三星的16納米NAND浮動閘氣隙 Source：TechInsights 氣隙并不限于活性基板(active substrate)與字符線，美光也在16納米NAND閃存采用的metal 1位線采用了氣隙，如下圖所示。平面NAND閃存持續微縮之機會，似乎隨著浸潤式微影以及四重曝光可能只能達到低1x納米節點而受限；而氣隙已經被廣泛使用于抑制內存單元與單元之間的干擾。
美光的16納米NAND位線氣隙 Source：TechInsights 三星、海力士與東芝采用的閘包裹結構可能微縮至到10納米節點，美光的平面浮動閘技術則能達到次10納米節點。不過到最后，NAND閃存將會走向垂直化結構；在此三星是第一個于2014年夏季推出3D V-NAND產品的業者。 |
