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1 引 言 鎖相技術(shù)在信號處理、調(diào)制解調(diào)、時鐘同步、倍頻、頻率綜合等領(lǐng)域都得到了廣泛的應(yīng)用。目前鎖相技術(shù)的實現(xiàn)主要有模擬鎖相環(huán)(APLL)、全數(shù)字鎖相環(huán)(DPLL)、模擬數(shù)字混合鎖相環(huán)與延遲鎖相環(huán)(DLL)四種。全數(shù)字鎖相環(huán)(DPLL)具有精度高且不受溫度和電壓影響，環(huán)路帶寬和中心頻率編程可調(diào)等優(yōu)點．得到了廣泛應(yīng)用。 經(jīng)典全數(shù)字鎖相環(huán)路由數(shù)字鑒相器、K模可逆計數(shù)器、脈沖加減控制電路和N分頻器4部分組成。在輸入信號頻率穩(wěn)定條件下，鎖相環(huán)鎖定時輸出信號與輸入信號正交。在通信和其他很多應(yīng)用領(lǐng)域，不僅需要輸出信號與輸入信號保持正交關(guān)系，有時也需要他們保持某些特定的相位差。本文在經(jīng)典結(jié)構(gòu)基礎(chǔ)上稍做改進，提出了一種輸出信號與輸入信號的鎖定相位編程可調(diào)的全數(shù)字鎖相環(huán)路的設(shè)計。經(jīng)過計算機仿真分析、FPGA實現(xiàn)及板級系統(tǒng)實驗，證明了系統(tǒng)的可行性和可靠性。 2 經(jīng)典數(shù)字鎖相環(huán)路結(jié)構(gòu)及工作原理 圖1示出了采用異或門鑒相器的經(jīng)典數(shù)字鎖相環(huán)路的結(jié)構(gòu)框圖。各個模塊的結(jié)構(gòu)和功能如下： 異或門鑒相器將鎖相環(huán)路輸入信號Fin與輸出信號Fout做減法，輸出相位差Se作為K模可逆計數(shù)器的計數(shù)方向信號。當環(huán)路鎖定時輸出信號與輸入信號穩(wěn)定正交，Se是一占空比為50％的方波信號。 2.2 K模可逆計數(shù)器 K模可逆計數(shù)器產(chǎn)生進位和借位脈沖并起到環(huán)路濾波的作用。他由系統(tǒng)時鐘Clk(頻率M?0)控制對異或門鑒相器輸出的相位差信號Se進行采樣計數(shù)，當Se為低電平時做加計數(shù)，計數(shù)值達到預(yù)定模值K時輸出進位脈沖inc同時計數(shù)器回零；當Se為高電平時做減計數(shù)，計數(shù)值為零時輸出借位脈沖dec同時計數(shù)器置K。當環(huán)路鎖定Se是一占空比為50％的方波信號時，交替輸出進位和借位脈沖。計數(shù)器模值K的大小決定了環(huán)路進入鎖定的時間，K值越大環(huán)路鎖定時間越長。 2.3 脈沖加減控制器和N分頻器 脈沖加減控制器實現(xiàn)數(shù)字壓控振蕩器的功能。當K模可逆計數(shù)器有進位脈沖輸出時，控制器捕獲該脈沖信號，并在輸出信號Clk_nf中插入一個系統(tǒng)時鐘周期的脈沖，N分頻器對Clk_nf信號分頻，從而使環(huán)路輸出信號Fout超前一個時鐘周期的相位；同樣的，當有借位脈沖時控制器在Clk_nf減去一個系統(tǒng)時鐘周期的脈沖，從而使輸出信號Fout滯后一個時鐘周期，這樣就起到了相位調(diào)節(jié)的作用。當環(huán)路鎖定時交替出現(xiàn)的進位和借位脈沖調(diào)相作用相互抵消，輸出時鐘Fout 穩(wěn)定。 3 改進的數(shù)宇鎖相環(huán)結(jié)構(gòu)及工作原理 3.1 改進的數(shù)字鎖相環(huán)設(shè)計思路及其結(jié)構(gòu) 如圖2所示，在異或門鑒相器與K模可逆計數(shù)器之間插入一個Se的調(diào)節(jié)器對Se的波形進行調(diào)節(jié)，即給了K模計數(shù)器一個虛假的輸出信號與輸入信號的相位差Se_out。當偽相位差信號Se_out為方波時輸出與輸入信號鎖定在一個特定的相位。 我們假定輸出信號Fout與輸入信號Fin正交時二者相差為零。設(shè)輸出信號滯后于輸入信號環(huán)路鎖定相位羞為負，輸出信號超前于輸入信號環(huán)路鎖定相位差為正。用Option信號選擇鎖定方式并輸入相位差值。分別分析鎖定相位差為負和鎖定相位差為正環(huán)路進入鎖定時各個信號之間的相位關(guān)系，很直觀地得到Se調(diào)節(jié)器的實現(xiàn)方法。 3.2.1 鎖定相位差為負Se調(diào)節(jié)器的設(shè)計實現(xiàn) 系統(tǒng)時鐘Clk，輸入信號Fin、輸出信號Fout，相位差信號Se與偽相位差信號Se_out的相位關(guān)系如圖3所示。偽相位差信號Se_out為一占空比為50％的方波，系統(tǒng)鎖定。此時輸出信號滯后于輸入信號一定的相位，記為off-set。相位差信號Se高電平占空比低于偽相位差信號Se_out高電平占空比的值就是輸出信號滯后于輸人信號的相位offset。Se調(diào)節(jié)器要完成的工作就是將Se調(diào)整為Se_out的波形，即將Se為低電平寬度為offset的區(qū)域轉(zhuǎn)換成高電平。具體實現(xiàn)為：設(shè)計一個預(yù)置值為offset的計數(shù)器。在Se為高電平時Se保持不變，同時計數(shù)器計數(shù)值保持為O，在Se由高電平變?yōu)榈碗娖胶箝_始加計數(shù)，當計數(shù)值未達到預(yù)置值offset。時Se仍保持為高電平，當計數(shù)值超過預(yù)置值offset時，將Se置低電平，這樣得到的波形就是所需要的se_out。 系統(tǒng)時鐘Clk、輸入信號Fin，輸出信號Fout,相位差信號Se與偽相位差信號Se_out的相位關(guān)系如圖4所示。與輸出信號滯后于輸人信號環(huán)路鎖定類似：設(shè)計一個預(yù)置值為offset的計數(shù)器。在Se為低電平時Se保持不變，同時計數(shù)器計數(shù)值保持為O，在Se由低電平變?yōu)楦唠娖胶箝_始加計數(shù)，當計數(shù)值未達到預(yù)置值offset時Se仍保持為低電平，當計數(shù)值超過預(yù)置值offset時，將Se置高電平，這樣得到的波形就是所需要的Se_out。 鎖相環(huán)開始工作時，輸出信號是落后于輸入信號的，對輸出信號Fout的相位不斷調(diào)整是在系統(tǒng)時鐘控制下對相位差信號Se為高電平部分逐漸加寬的過程。不同的Se調(diào)節(jié)器對此過程的響應(yīng)性能不同。又系統(tǒng)時鐘Clk與輸入信號Fin之間的相位關(guān)系決定了輸出信號與輸入信號的鎖定誤差，Se調(diào)節(jié)器存在固有誤差。 3.3.1 鎖定相位差為負的Se調(diào)節(jié)器 鎖定相位差為負的Se調(diào)節(jié)器本身就是對Se為高電平不斷加寬，工作過程中計數(shù)器對Se為低電平計數(shù)總可以達到滿足offset，進而對Se out進行調(diào)整。系統(tǒng)時鐘Clk與輸入信號Fin偽同相(Fin二升沿與Clk上升沿同步)時，環(huán)路鎖定存在半個系統(tǒng)時鐘周期的系統(tǒng)固有誤差；Clk與Fin偽反相(Fin上升沿與Clk下降沿同步)時，環(huán)路鎖定不存在系統(tǒng)固有誤差。 3.3.2 鎖定相位差為正的Se調(diào)節(jié) 鎖定相位差為正的Se調(diào)節(jié)器本身是對Se為高電平部分不斷減少，而實際的調(diào)節(jié)是將其不段加寬，在一定時間內(nèi)Se_out保持為低電平，系統(tǒng)時鐘Clk在此結(jié)構(gòu)下造成的系統(tǒng)固有誤差均為正向。Clk與Fin偽同相時存在一個系統(tǒng)時鐘周期的系統(tǒng)固有誤差，CIk與Fin偽反相時存在半個系統(tǒng)時鐘周期的系統(tǒng)固有誤差。將內(nèi)部將計數(shù)器的預(yù)置值設(shè)為offset減1，則系統(tǒng)最大固有誤差降為半個系統(tǒng)時鐘周期。 4 計算機仿真與FPGA實現(xiàn) 4.1 計算機仿真 設(shè)計采用Verilog硬件描述語言，在Mentor Graphics公司的FPGA設(shè)計平臺FPGA Advantage with PS 7.1上進行了設(shè)計、綜合及仿真，仿真器為Modelsim 6.1a。 圖5和圖6分別示出了系統(tǒng)時鐘Clk與輸入信號Fin偽反相，可逆計數(shù)器K值為10，分頻數(shù)N為16，鎖定相差為負3和正3時環(huán)路鎖定的過程。可以看出，Se的調(diào)節(jié)都時將Se為高電平部分逐漸展寬的過程。鎖定相差為負3時誤差為0，由于汁數(shù)器補償?shù)淖饔茫i定相位差為正3時誤差也為0。 設(shè)計采用Xilinx公司的ISE 7.1i開發(fā)環(huán)境和Spar-tan3 xc3s400-4pq208 FPGA進行了實現(xiàn)，并在板級系統(tǒng)上搭建了實驗環(huán)境，用數(shù)字示波器進行了波形測試，系統(tǒng)工作穩(wěn)定，達到了設(shè)計要求。 5 結(jié) 語 設(shè)計對經(jīng)典全數(shù)字鎖相環(huán)路進行改進，通過增加相位差調(diào)節(jié)器的方法實現(xiàn)輸出信號與輸入信號的多相位鎖定。采用Verilog語言對整個設(shè)計進行了描述，進行了計算機仿真、FPGA實現(xiàn)和板級系統(tǒng)實驗，實現(xiàn)了鎖定相位編程可調(diào)的全數(shù)字鎖相環(huán)路，完成了設(shè)計目標。 |
